JPH0512867A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0512867A JPH0512867A JP3185604A JP18560491A JPH0512867A JP H0512867 A JPH0512867 A JP H0512867A JP 3185604 A JP3185604 A JP 3185604A JP 18560491 A JP18560491 A JP 18560491A JP H0512867 A JPH0512867 A JP H0512867A
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- JP
- Japan
- Prior art keywords
- level
- word line
- circuit
- voltage
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Abstract
(57)【要約】
【目的】 セルアレイ部でのワード線のショートによる
リーク又はデジット線へのリークなどにより、ワード線
の電圧レベルが低下した場合、ワード線の電圧レベルを
再度Vcc以上に引き上げることにより、読みだし時及び
書き込み時における誤動作を防止する半導体記憶装置を
提供する。 【構成】 RA回路の出力段に、ワード線のレベルの低
下を検出し、このレベル低下を検出したときに、再度V
ccレベル以上に引き上げるRAレベル判定回路を備えて
いる。
リーク又はデジット線へのリークなどにより、ワード線
の電圧レベルが低下した場合、ワード線の電圧レベルを
再度Vcc以上に引き上げることにより、読みだし時及び
書き込み時における誤動作を防止する半導体記憶装置を
提供する。 【構成】 RA回路の出力段に、ワード線のレベルの低
下を検出し、このレベル低下を検出したときに、再度V
ccレベル以上に引き上げるRAレベル判定回路を備えて
いる。
Description
【0001】
【産業上の利用分野】本発明は、ダイナミックランダム
アクセスメモリ(以下、DRAMと呼ぶ)と称される半
導体記憶装置に関し、特にワード線レベル発生器の改良
に関する。
アクセスメモリ(以下、DRAMと呼ぶ)と称される半
導体記憶装置に関し、特にワード線レベル発生器の改良
に関する。
【0002】
【従来の技術】従来のワード線レベル発生器は図6に示
すようにRA回路1、RAI回路2、及びX−デコーダ
回路3を有している。RA回路1はワード線の基準電圧
を決める回路であり、ワード線の電圧をVcc以上に引き
上げるための回路である。RAI回路2はRA回路1で
生成したワード線の基準電圧をブロック毎に選択させる
回路であり、複数個に分割されたDRAMのセルアレイ
のブロックのうち、1つを選択するための回路である。
すようにRA回路1、RAI回路2、及びX−デコーダ
回路3を有している。RA回路1はワード線の基準電圧
を決める回路であり、ワード線の電圧をVcc以上に引き
上げるための回路である。RAI回路2はRA回路1で
生成したワード線の基準電圧をブロック毎に選択させる
回路であり、複数個に分割されたDRAMのセルアレイ
のブロックのうち、1つを選択するための回路である。
【0003】ワード線を駆動するには通常Vcc(電源電
圧)レベルよりも高いレベルを必要とする。これは、n
チャンネル型セルトランジスタのしきい値より高いレベ
ルを加えないと、トランジスタが動作しないためであ
る。セルにハイレベルを書き込むとき、このハイレベル
をVccレベルにするためにはワード線のレベルを、Vcc
レベルに、nチャンネル型セルトランジスタのしきい値
分を加えたレベルに設定する必要がある。また、読みだ
し時も同様に、セル容量の電位を少しでも大きくとるた
めには、ワード線のレベルをnチャンネル型セルトラン
ジスタのしきい値分だけ、Vccより高く設定する必要が
ある。
圧)レベルよりも高いレベルを必要とする。これは、n
チャンネル型セルトランジスタのしきい値より高いレベ
ルを加えないと、トランジスタが動作しないためであ
る。セルにハイレベルを書き込むとき、このハイレベル
をVccレベルにするためにはワード線のレベルを、Vcc
レベルに、nチャンネル型セルトランジスタのしきい値
分を加えたレベルに設定する必要がある。また、読みだ
し時も同様に、セル容量の電位を少しでも大きくとるた
めには、ワード線のレベルをnチャンネル型セルトラン
ジスタのしきい値分だけ、Vccより高く設定する必要が
ある。
【0004】このVccより高い電圧を発生させるため
に、図7の接点Bのレベルをロウレベルからハイレベル
に変動させ、次の容量とのカップル効果により、大容量
の出力である接点Aの電位はVccレベルより高いレベ
ルを得ることができる。この効果を利用し、ワード線を
駆動させるRA信号のレベルをVccレベルより高いレベ
ルに保っている。このRA信号からプレート選択、X−
デコーダ選択のRAI回路を介してワード線を駆動させ
る。従って、ワード線レベル発生信号であるRA信号の
レベルがワード線の駆動のレベルとなる。
に、図7の接点Bのレベルをロウレベルからハイレベル
に変動させ、次の容量とのカップル効果により、大容量
の出力である接点Aの電位はVccレベルより高いレベ
ルを得ることができる。この効果を利用し、ワード線を
駆動させるRA信号のレベルをVccレベルより高いレベ
ルに保っている。このRA信号からプレート選択、X−
デコーダ選択のRAI回路を介してワード線を駆動させ
る。従って、ワード線レベル発生信号であるRA信号の
レベルがワード線の駆動のレベルとなる。
【0005】
【発明が解決しようとする課題】しかしながら、従来の
ワード線レベル発生器では、ワード線のレベルをワード
線レベル発生信号であるRA信号のレベルで直接駆動さ
れていたため、ロングサイクルで使用したり、ページモ
ードを使用するときなど、ワード線を長時間にわたり駆
動させていると、デジット線、隣接ワード線又はブート
アップ回路からのリークにより、ワード線レベルの低下
及びワード線のレベル発生信号自身のレベルが低下して
しまう可能性があった。このワード線レベルが低下する
と前述したようにセルトランジスタのゲートレベルも低
下する。このためセルの書き込みレベル及び読みだし時
のレベルも低下するため、読みだし時に誤動作を起こし
やすいという問題があった。
ワード線レベル発生器では、ワード線のレベルをワード
線レベル発生信号であるRA信号のレベルで直接駆動さ
れていたため、ロングサイクルで使用したり、ページモ
ードを使用するときなど、ワード線を長時間にわたり駆
動させていると、デジット線、隣接ワード線又はブート
アップ回路からのリークにより、ワード線レベルの低下
及びワード線のレベル発生信号自身のレベルが低下して
しまう可能性があった。このワード線レベルが低下する
と前述したようにセルトランジスタのゲートレベルも低
下する。このためセルの書き込みレベル及び読みだし時
のレベルも低下するため、読みだし時に誤動作を起こし
やすいという問題があった。
【0006】本発明はかかる問題点に鑑みてなされたも
のであって、ワード線レベルの低下を検知し、再度Vcc
レベル以上に引き上げることにより、書き込み時及び読
みだし時における誤動作を防止することができる半導体
記憶装置を提供することを目的とする。
のであって、ワード線レベルの低下を検知し、再度Vcc
レベル以上に引き上げることにより、書き込み時及び読
みだし時における誤動作を防止することができる半導体
記憶装置を提供することを目的とする。
【0007】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、1つのnチャンネル型トランジスタと1つの容
量で1つのメモリセルを構成する半導体記憶装置におい
て、ワード線を駆動する手段と、前記ワード線が所定の
レベルまで低下したことを検知し、前記ワード線の電圧
レベルを電源電圧以上の電圧に引き上げる手段とを備え
たことを特徴とする。
装置は、1つのnチャンネル型トランジスタと1つの容
量で1つのメモリセルを構成する半導体記憶装置におい
て、ワード線を駆動する手段と、前記ワード線が所定の
レベルまで低下したことを検知し、前記ワード線の電圧
レベルを電源電圧以上の電圧に引き上げる手段とを備え
たことを特徴とする。
【0008】
【作用】本発明によれば、ワード線のレベルがある一定
以上の電位まで下がったことを検知し、この検知信号に
応答してワード線のレベルを再度電源電圧Vcc以上に引
き上げる。このため、書き込み時及び読み出し時の誤動
作を防止できる。
以上の電位まで下がったことを検知し、この検知信号に
応答してワード線のレベルを再度電源電圧Vcc以上に引
き上げる。このため、書き込み時及び読み出し時の誤動
作を防止できる。
【0009】
【実施例】以下、本発明の実施例について、添付の図面
を参照して説明する。
を参照して説明する。
【0010】図1は本発明の実施例に係る半導体記憶装
置を示すブロック図である。RA回路31はワード線の
基準(レベル)電圧を発生させる回路である。RAI回
路33はセルプレートの選択及びXデコーダ回路の選択
を行う。Xデコーダ回路35は複数のワード線の中から
1本のワード線を選択する。
置を示すブロック図である。RA回路31はワード線の
基準(レベル)電圧を発生させる回路である。RAI回
路33はセルプレートの選択及びXデコーダ回路の選択
を行う。Xデコーダ回路35は複数のワード線の中から
1本のワード線を選択する。
【0011】図2は本発明の半導体記憶装置のタイミン
グチャートを、また図3は図1に示すRAレベル判定回
路39の具体例を示す詳細回路図である。図3におい
て、接点Bの電位はnチャンネルトランジスタのしきい
値分だけ、信号RAのレベルより下がった電位となって
おり、次段インバータ回路41の入力レベルをハイレベ
ルと判定できる程度の電位に保持する。
グチャートを、また図3は図1に示すRAレベル判定回
路39の具体例を示す詳細回路図である。図3におい
て、接点Bの電位はnチャンネルトランジスタのしきい
値分だけ、信号RAのレベルより下がった電位となって
おり、次段インバータ回路41の入力レベルをハイレベ
ルと判定できる程度の電位に保持する。
【0012】一方、RA回路31で作られたワード線レ
ベルの電圧がセルプレート内のデジット線又は隣接した
他のワード線へぬけて図2のタイミングのように低下し
たとき、図3のRAレベル判定回路39の接点Bの電位
も同様に下がってくる。この接点の電位を次段インバー
タ41の入力がロウレベルと判定すると、次段インバー
タ41と奇数段の遅延回路43により3入力NAND4
5の出力はロウレベルのワンショット信号となる。
ベルの電圧がセルプレート内のデジット線又は隣接した
他のワード線へぬけて図2のタイミングのように低下し
たとき、図3のRAレベル判定回路39の接点Bの電位
も同様に下がってくる。この接点の電位を次段インバー
タ41の入力がロウレベルと判定すると、次段インバー
タ41と奇数段の遅延回路43により3入力NAND4
5の出力はロウレベルのワンショット信号となる。
【0013】更に、次段のインバータ47により接点A
は、図2のタイミングチャートに示すようにハイレベル
のワンショット信号となる。この接点Aのワンショット
信号を入力とした容量によりRA信号線をもう一度正規
レベルまで高くすることができる。なお、3入力NAN
D45に加えられているR1信号は、RAレベル判定回
路39をオン状態にするためのスイッチ信号である。R
Aレベル判定回路39はR1信号がハイレベルになると
判定を開始する。
は、図2のタイミングチャートに示すようにハイレベル
のワンショット信号となる。この接点Aのワンショット
信号を入力とした容量によりRA信号線をもう一度正規
レベルまで高くすることができる。なお、3入力NAN
D45に加えられているR1信号は、RAレベル判定回
路39をオン状態にするためのスイッチ信号である。R
Aレベル判定回路39はR1信号がハイレベルになると
判定を開始する。
【0014】RA信号をVcc以上のレベルに引き上げ
るためには、RA信号を作り出すための容量自身(即
ち、図4において、接点Aと接点Bの間の容量)が大き
いため、図3の接点Aに付属する容量も大きなものが必
要となる。しかしながら、この容量を大きくすると、レ
イアウト的にも、電流値的にも問題を生じる。従って、
ワード線をVcc以上の電圧に上げた後、図4の接点Cの
電圧をロウレベルにし、接点AとRA信号線とをフロー
ティング状態にする。フローティング状態にすることに
より、RA信号線上の寄生容量は小さくなり、図3中の
容量値も小さくなり、また電流値も小さく抑えることが
できる。
るためには、RA信号を作り出すための容量自身(即
ち、図4において、接点Aと接点Bの間の容量)が大き
いため、図3の接点Aに付属する容量も大きなものが必
要となる。しかしながら、この容量を大きくすると、レ
イアウト的にも、電流値的にも問題を生じる。従って、
ワード線をVcc以上の電圧に上げた後、図4の接点Cの
電圧をロウレベルにし、接点AとRA信号線とをフロー
ティング状態にする。フローティング状態にすることに
より、RA信号線上の寄生容量は小さくなり、図3中の
容量値も小さくなり、また電流値も小さく抑えることが
できる。
【0015】以上述べたように、本発明のRAレベル判
定回路39によりワード線のレベルがリーク等により低
下しても、再度RAレベルをVcc以上に保つことによ
り、ワード線のレベル低下による読みだし不良及び書き
込み不良を抑制することができる。
定回路39によりワード線のレベルがリーク等により低
下しても、再度RAレベルをVcc以上に保つことによ
り、ワード線のレベル低下による読みだし不良及び書き
込み不良を抑制することができる。
【0016】また、本実施例では、RA信号線を例にと
ったが、RAI信号又はワード線自身に判定回路を付属
し、ワード線レベルがある一定のレベルまで低下した場
合に、再度ワード線のレベルをVcc以上に保つことも可
能である。
ったが、RAI信号又はワード線自身に判定回路を付属
し、ワード線レベルがある一定のレベルまで低下した場
合に、再度ワード線のレベルをVcc以上に保つことも可
能である。
【0017】
【発明の効果】以上説明したように、本発明によれば、
ワード線の基準電位を再度Vcc以上のレベルまで駆動す
る手段を備えたので、デジットへのリーク、隣接ワード
線へのリーク又はブートアップ回路からのリークが起こ
ってワード線レベルが低下しても、ワード線を再度Vcc
以上のレベルに駆動するため、書き込みレベル及び読み
だしレベルの保証が大きくなり、不良率を著しく低減す
ることができる。
ワード線の基準電位を再度Vcc以上のレベルまで駆動す
る手段を備えたので、デジットへのリーク、隣接ワード
線へのリーク又はブートアップ回路からのリークが起こ
ってワード線レベルが低下しても、ワード線を再度Vcc
以上のレベルに駆動するため、書き込みレベル及び読み
だしレベルの保証が大きくなり、不良率を著しく低減す
ることができる。
【図1】本発明の実施例に係る半導体記憶装置を示すブ
ロック図である。
ロック図である。
【図2】図1に示すRAレベル判定回路の動作を示すタ
イミングチャートである。
イミングチャートである。
【図3】図1に示すRAレベル判定回路の詳細回路図で
ある。
ある。
【図4】図1に示すRA回路(ワード線レベル発生回
路)の詳細回路図である。
路)の詳細回路図である。
【図5】図4に示すワード線レベル発生回路の動作を示
すタイミングチャートである。
すタイミングチャートである。
【図6】従来の半導体記憶装置を示すブロック図であ
る。
る。
【図7】図6に示すRA回路(ワード線レベル発生回
路)の詳細回路図である。
路)の詳細回路図である。
5〜19;nチャンネルトランジスタ
21;pチャンネルトランジスタ
22〜30;インバータ回路
31;RA回路(ワード線レベル発生回路)
33;RAI回路
35;Xデコーダ回路
37;セルプレート
39;RAレベル判定回路
41、47;インバータ
43;遅延回路
45;3入力NAND
Claims (2)
- 【請求項1】 1つのnチャンネル型トランジスタと1
つの容量で1つのメモリセルを構成する半導体記憶装置
において、ワード線を駆動する手段と、前記ワード線が
所定のレベルまで低下したことを検知し、前記ワード線
の電圧レベルを電源電圧以上の電圧に引き上げる手段と
を備えたことを特徴とする半導体記憶装置。 - 【請求項2】 前記ワード線の電圧レベルを電源電圧以
上に引き上げる手段は、前記ワード線を電源電圧以上の
電圧に引き上げた後、前記ワード線をフローティング状
態にする手段をさらに有することを特徴とする請求項1
に記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18560491A JP3158505B2 (ja) | 1991-06-28 | 1991-06-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18560491A JP3158505B2 (ja) | 1991-06-28 | 1991-06-28 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0512867A true JPH0512867A (ja) | 1993-01-22 |
JP3158505B2 JP3158505B2 (ja) | 2001-04-23 |
Family
ID=16173709
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18560491A Expired - Fee Related JP3158505B2 (ja) | 1991-06-28 | 1991-06-28 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3158505B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0987504A1 (en) | 1998-09-18 | 2000-03-22 | Kabushiki Kaisha Toshiba | Refrigerator with switching valve for controlling the flow of refrigerant |
US9401192B2 (en) | 2013-10-17 | 2016-07-26 | Fujitsu Semiconductor Limited | Ferroelectric memory device and timing circuit to control the boost level of a word line |
KR20240015848A (ko) | 2022-07-28 | 2024-02-06 | 한국건설기술연구원 | 비접촉식 커플러, 이를 이용하여 제작된 프리캐스트 구조물 및 그 시공방법 |
-
1991
- 1991-06-28 JP JP18560491A patent/JP3158505B2/ja not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0987504A1 (en) | 1998-09-18 | 2000-03-22 | Kabushiki Kaisha Toshiba | Refrigerator with switching valve for controlling the flow of refrigerant |
US9401192B2 (en) | 2013-10-17 | 2016-07-26 | Fujitsu Semiconductor Limited | Ferroelectric memory device and timing circuit to control the boost level of a word line |
KR20240015848A (ko) | 2022-07-28 | 2024-02-06 | 한국건설기술연구원 | 비접촉식 커플러, 이를 이용하여 제작된 프리캐스트 구조물 및 그 시공방법 |
Also Published As
Publication number | Publication date |
---|---|
JP3158505B2 (ja) | 2001-04-23 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |