JPH0512220A - マルチプロセツサシステム - Google Patents

Abstract

(57)【要約】 【目的】 マルチプロセッサシステムにおけるシステム
バスのトラフィックを削減し、システムのスループット
を向上させる。 【構成】 それぞれ別のシステムバス２９，３０を中心
とした複数のマルチプロセッサシステムのブロックＡ，
Ｂがそれぞれルータ４３，４４を介してバックプレーン
バス３１に接続される。各メモリ間或いはプロセッサ−
メモリ間のデータ転送は、要求先アドレスが付加された
パケットを使用して行われる。各システムバス２９，３
０上或いはバックプレーンバス３１上のパケットの内容
はルータ４３，４４において解析され、パケットの要求
先アドレスがシステムバス内のメモリアドレスであるか
否かに応じてバス間のパケットの転送の可否が制御され
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、いくつかのプロセッサ
とキャッシュメモリとメモリからなるプロセッサシステ
ムのブロックを更に複数ブロック接続したマルチプロセ
ッサシステムに関し、特に各ブロック間のデータがルー
タを介してパケット形式で送られるマルチプロセッサシ
ステムに関する。

【０００２】

【従来の技術】効率よくデータ処理を行うためのシステ
ムとして、共通のメモリに対して複数のプロセッサがそ
れぞれキャッシュメモリを介して接続されたマルチプロ
セッサシステムが知られている。更に、大量のデータを
高速で処理するために、複数のマルチプロセッサシステ
ムをバックプレーンバス結合して使用することも知られ
ている（例えば、“Ｕｎｉｘ ４．２ＢＳＤとＸ−Ｗｉ
ｎｄｏｗ搭載のソフトウエア開発向き３２ビットワーク
ステーション”，日経エレクトロニクス１９８６．１
２．２９（ｎｏ．４１１），ｐ１０４〜１０５参照）。

【０００３】図１０は従来の複数ブロックからなるマル
チプロセッサシステムを示している。

【０００４】この従来のマルチプロセッサシステムは、
データ処理を行うプロセッサ１〜４、プログラムやデー
タを蓄える一次記憶装置であるメモリ１４，１５の一部
分のコピーを持つことでプロセッサを高速に動作させる
キャッシュメモリ５〜８、パケットデータが出力される
システムバス９，１０、二つのシステムバス９，１０を
バスバファ１９，２０を介して接続するバックプレーン
バス１１、それぞれのキャッシュメモリ５〜８がシステ
ムバスの使用権を獲得するための調停に使用されるバス
調停信号線１６，１７とからなっている。

【０００５】上述のマルチプロセッサシステムは、シス
テムバス９を中心とした第１のブロックＡとシステムバ
ス１０を中心とした第２のブロックＢとに分かれてお
り、両ブロックは、バスバッファ１９，２０を介してバ
ックプレーンバス１１により接続されている。なお、１
８はバックプレーンバス１１の使用権を獲得するために
使用されるバス調停信号線である。

【０００６】従来の複数ブロックからなるマルチプロセ
ッサシステムにおいては、いくつかあるプロセッサとメ
モリから構成される各ブロックＡ，Ｂをバックプレーン
バス１１で複数接続するとき、バスの入出力を単にバッ
ファリングする装置すなわちバスバッファ１９，２０で
行っている。

【０００７】図１０に示される従来のマルチプロセッサ
システムにおいては、システムバス９，１０上に現れる
データのすべてがバックプレーンバス１１及びシステム
全体のシステムバス９，１０に送られる。例えば、プロ
セッサ１がメモリ１５の内容を必要とするときには、そ
のデータを要求するパケット信号は、システムバス９に
送り出され、バスバッファ１９を介してバックプレーン
バス１１に送り出され、更にバスバッファ２０を介して
システムバス１０に送り出される。メモリ１５は、要求
されたデータを逆の経路を辿ってプロセッサ１に転送す
る（図１１参照）。

【０００８】

【発明が解決しようとする課題】このバスバッファ１
９，２０を使用した従来のマルチプロセッサシステム
は、プロセッサ１が他のブロックのメモリ１５の内容を
必要とするとき有効であるが、プロセッサ１が同じブロ
ックのメモリ１４の内容を必要とするときには、そのデ
ータを要求するパケット信号は、システムバス１０にと
って無用であるばかりかバックプレーンバス１１及びシ
ステムバス１０のトラフィックを増加させることにな
り、システム全体のスループットが低下するという問題
がある。

【０００９】本発明は前記問題を鑑み、幾つかのプロセ
ッサとメモリからなるブロックを複数接続するマルチプ
ロセッサ構成において、あるシステムバス上にパケット
データが出されたとき、ゲートにて他のバスに送出する
か、また他のバスのパケットを入力するか判断すること
で、システムバスのトラフィックを削減し、システムの
スループットを向上することを目的とする。

【００１０】

【課題を解決するための手段】本発明は、前記目的を達
成するため、キャッシュメモリを持つプロセッサとメモ
リとをシステムバスにて接続したプロセッサシステムの
ブロックがバックプレーンバスにて複数接続されてお
り、前記キャッシュメモリ同士及び前記キャッシュメモ
リと前記メモリの間は要求先アドレスが付加されたパケ
ットを使用してデータを送受信するマルチプロセッサシ
ステムにおいて、前記各システムバス上或いは前記バッ
クプレーンバス上のパケットの内容を解析し、その解析
結果に応じてシステムバス或いはバックプレーンバスに
対するパケットの送出の可否を制御するルータであっ
て、前記システムバス上のパケットの要求先アドレスが
前記システムバス内のメモリアドレスである場合にはパ
ケットを前記バックプレーンバスに送出せずシステムバ
ス外のメモリアドレスである場合にはパケットを前記バ
ックプレーンバスに送出する手段と、前記システムバス
上のパケットの要求先アドレスがシステムバス内のメモ
リアドレスであるが他のシステムバスに接続されたキャ
ッシュメモリがそのアドレスのデータを持っている場合
には前記バックプレーンバスにパケットを送出する手段
と、前記バックプレーンバス上のパケットの要求先アド
レスがシステムバス内のアドレスである場合にはパケッ
トをシステムバスに送出しシステムバス外のメモリアド
レスである場合にはパケットを前記システムバスに送出
しない手段とからなるルータを、前記各システムバスと
前記バックプレーンバスとの間に接続したことを特徴と
する。

【００１１】

【作用】本発明のマルチプロセッサシステムにおいて
は、キャッシュメモリ同士及びキャッシュメモリとメモ
リの間のデータ転送は、要求先アドレスが付加されたパ
ケットを使用して行われる。各システムバス上或いはバ
ックプレーンバス上のパケットの内容はルータにおいて
解析され、パケットの要求先アドレスがシステムバス内
のメモリアドレスであるか否かに応じてバス間のパケッ
トの転送の可否が制御される。例えば、システムバス上
のパケットの要求先アドレスが同じシステムバス内にあ
る場合には、パケットはバックプレーンバスには送出さ
れない。したがってバックプレーンバスが不要のパケッ
トで占有されることがなくなり、バックプレーンバスを
効率的に利用することができる。

【００１２】

【実施例】以下、図面を参照しながら、実施例により本
発明の特徴を具体的に説明する。図１は本発明における
複数ブロックからなるマルチプロセッサシステムの構成
例を示している。図１に示すマルチプロセッサシステム
は、二つのマルチプロセッサシステムをバックプレーン
バスを介して接続して更に大規模なマルチプロセッサシ
ステムを構成したものである。

【００１３】第１のブロックＡにおいては、それぞれデ
ータ処理を行う複数のプロセッサ２１，２２がそれぞれ
キャッシュメモリ２５，２６を介してシステムバス２９
に接続され、このシステムバス２９に共有のメモリ３４
が接続される。メモリ３４はプログラムやデータを蓄え
る一次記憶装置であり、キャッシュメモリ２５，２６は
メモリ３４またはメモリ３５の一部分のコピーを持つこ
とでプロセッサ２１，２２を高速に動作させるためのも
のである。また、キャッシュメモリ２５，２６及びメモ
リ３４にはバス調停信号線３６からバス調停信号が供給
される。バス調停信号は、それぞれのキャッシュメモリ
２５，２６がシステムバス２９の使用権を獲得するため
の調停に使用されるものである。

【００１４】第２のブロックＢにおいても第１のブロッ
クＡと同様に、複数のプロセッサ２３，２４がそれぞれ
キャッシュメモリ２７，２８を介してシステムバス３０
に接続され、このシステムバス３０に共有のメモリ３５
が接続される。キャッシュメモリ２７，２８及びメモリ
３５にはバス調停信号線３７からバス調停信号が供給さ
れる。

【００１５】更に、第１のブロックＡのシステムバス２
９及びバス調停信号線３６と、第２のブロックＢのシス
テムバス３０及びバス調停信号線３７がそれぞれゲート
３９，４０を介してバックプレーンバス３１及びバス調
停信号線３８に接続されている。ゲート３９，４０には
メモリ４１，４２が接続されており、メモリ４１，４２
にはシステムバス２９，３０に接続されている装置の情
報が格納されている。ゲート３９とメモリ４１でルータ
４３が構成され、ゲート４０とメモリ４２でルータ４４
が構成されている。ルータ４３，４４の機能については
後述する。

【００１６】図１に示すマルチプロセッサシステムで
は、システムバス２９，３０及びバックプレーンバス３
１には、パケット形式のデータが出力される。パケット
形式のデータでは、まず最初にヘッダと呼ばれるコマン
ド（例えば要求や応答）とアクセスするアドレスが出力
され、その後、リードやライトされるデータが出力され
る。

【００１７】ルータ４３のゲート３９は、メモリ４１の
内容を参照しながら、システムバス２９に現れるヘッダ
パケットのコマンドとアドレスを解析し、メモリ３４又
はキャッシュメモリ２５，２６へのアクセスである場合
は、そのパケットをバックプレーンバス３１に出力しな
い。

【００１８】コマンドとアドレスがメモリ３４又はキャ
ッシュメモリ２５，２６以外へのアクセスである場合
は、バス調停信号線３８からのバス調停信号によりバッ
クプレーンバス３１の使用権を得た後、システムバス２
９に出力されたパケットをバックプレーンバス３１に出
力する。

【００１９】更に、バックプレーンバス３１に出力され
たパケットが、システムバス２９内のアドレスの場合、
ゲート３９はバス調停信号線３６からのバス調停信号に
より、システムバス２９の使用権を獲得した後、バック
プレーンバス３１に出力されたパケットをシステムバス
２９に出力する。ゲート４０の動作も同様である。

【００２０】図２にルータの構成例を示す。ルータ４３
とルータ４４とは同一構成を有しているので、ルータ４
３を例に挙げて説明する。

【００２１】ルータ４３は、システムバス２９或いはバ
ックプレーンバス３１からパケットを入力するパケット
キューメモリ４３ａ、パケットのコマンド・アドレスと
メモリ４１の内容を比較する比較器を持つプロセッサ４
３ｂ、バスの使用権の制御を行うアービタ４３ｃとから
なる。パケットキューメモリ４３ａとプロセッサ４３ｂ
はパケットリードライトバス４３ｄにより接続され、プ
ロセッサ４３ｂとアービタ４３ｃはアビトレーション制
御信号線４３ｅにより接続されている。

【００２２】図１において、メモリ３４が００００〜０
ｆｆｆ番地、メモリ３５が１０００〜１ｆｆｆ番地のア
ドレスを持ち、プロセッサ２１がキャッシュメモリ２５
によりパケットを発生した場合、あるアドレスのデータ
をアクセスしたそれぞれの場合について動作を説明す
る。

【００２３】パケットについてその一例を図３に示す。
パケットによるデータアクセスでは、まずＬビットの要
求の種類（コマンド）とＭビットの要求元アドレスそし
てＮビット要求先のアドレスを含むヘッダが送られ、次
にコマンドに応じたデータを送る。ルータ４３内のゲー
ト３９には、接続されているシステムバス２９のアドレ
スが００００〜０ｆｆｆ番地であると初期化されてい
る。

【００２４】１）キャッシュメモリ２５から１００番地
へリード要求を行った場合。

【００２５】キャッシュメモリ２５から送出するパケッ
トは、図４に示すように、Ｌビットのリード要求コマン
ドとＭビットのキャッシュメモリ２５のアドレスとＮビ
ットのアクセスアドレス（１００番地）とからなる。ル
ータ４３はパケットのコマンドとアドレスを解析し、要
求されたアドレス１００番地でリードあることを知る。
１００番地は同じシステムバス２９内にあるので、ルー
タ４３は受けとったパケットをバックプレーンバス３１
に送出しない（図５参照）。キャッシュメモリ２６は自
分のアドレスではないので何も行わない。メモリ３４は
受け取ったパケットが自分へのアクセスであることを知
り、応答のパケットを送出する。このときにもルータ４
３は応答のアドレスが１００番地でリードであることを
知り、バックプレーンバス３１にパケットを送出しな
い。

【００２６】２）キャッシュメモリ２５から１００番地
へライト要求を行った場合。

【００２７】２−１）他のシステムバス３０のキャッシ
ュメモリ（この例ではキャッシュメモリ２７又は２８）
が１００番地のデータを持っていない場合。

【００２８】パケットを受け取ったメモリ３４は１００
番地の内容を更新する。ルータ４３は、受け取ったアド
レス１００番地が他のシステムバス３０内のキャッシュ
メモリで同じアドレスのデータを持っているか調べるた
め、ルータ４３内のメモリ４１をアクセスしてチェック
する。この場合、アドレス１００番地が登録されていな
いので、ルータ４３はバックプレーンバス３１にパケッ
トを送出しない（図５参照）。

【００２９】２−２）他のシステムバス３０のキャッシ
ュメモリ（この例ではキャッシュメモリ２７又は２８）
が１００番地のデータを持っている場合。

【００３０】パケットを受け取ったメモリ３４は１００
番地の内容を更新する。ルータ４３は、受け取ったアド
レス１００番地が他のシステムバス３０内のキャッシュ
メモリで同じアドレスのデータを持っているか調べるた
め、ルータ４３内のメモリ４１をアクセスしてチェック
する。この場合、アドレス１００番地は登録されている
ので、ルータ４３はバス調停信号線３８からのバス調停
信号によりバックプレーンバス３１の使用権を獲得した
後、パケットをバックプレーンバス３１に送出する。こ
のパケットは、ルータ４４でシステムバス３０へのパケ
ットだと判断され、システムバス３０に出力される（図
６参照）。

【００３１】３）キャッシュメモリ２５から１５００番
地へリード要求を行った場合。

【００３２】キャッシュメモリ２５，２６及びメモリ３
４は自分へのアドレスのパケットではないので何も行わ
ない。ルータ４３はパケットのコマンドとアドレスを解
析し、要求されたアドレス１５００番地でリードである
ことを知る。１５００番地はシステムバス２９内のアド
レスではないので、ルータ４３はバス調停信号線３８か
らのバス調停信号によりバックプレーンバス３１の使用
権を獲得した後、受けとったパケットをバックプレーン
バス３１に送出する。このパケットはルータ４４で要求
先のアドレスがシステムバス３０内のアドレスだと判断
され、バス調停信号線３７からのバス調停信号にてシス
テムバス３０の使用権を獲得した後、パケットをシステ
ムバス３０に出力する（図６参照）。

【００３３】パケットを受け取ったメモリ３５は１５０
０番地の内容を読んだ後、応答のパケットを送出する。
応答パケットは、Ｌビットの応答コマンドとＭビットの
キャッシュメモリ２５のアドレスとＮビットの１５００
番地のアドレスからなるヘッダパケットとデータのパケ
ットからなる（図７参照）。

【００３４】ルータ４４は、システムバス３０内のアド
レスへの応答ではないと判断し応答パケットをバス調停
信号線３８からのバス調停信号によりバックプレーンバ
ス３１の使用権を獲得した後、バックプレーンバス３１
上に出力する。ルータ４３は、この応答パケットがシス
テムバス２９内にあるキャッシュメモリ２５へのパケッ
トだと判断し、バス調停信号線３６からのバス調停信号
によりシステムバス２９の使用権を獲得した後、応答パ
ケットをシステムバス２９に出力する（図８参照）。

【００３５】１５００番地へのアクセスを要求したキャ
ッシュメモリ２５は、応答パケットのコマンド（Ｌビッ
ト）と要求元のビット（Ｍビット）からキャッシュメモ
リ２５へのパケットだと判断し、そのパケットを入力し
て１５００番地のデータを得る。

【００３６】４）キャッシュメモリ２５から１５００番
地へライト要求を行った場合。

【００３７】キャッシュメモリ２５，２６及びメモリ３
４は自分へのアドレスのパケットではないので何も行わ
ない。但し、キャッシュメモリ２６が１５００番地のデ
ータを持っている場合には、キャッシュメモリ２５とキ
ャッシュメモリ２６でデータ一致しなくなるのを防止す
るために、そのデータの無効化を行う。

【００３８】ルータ４３は、パケットのコマンドとアド
レスを解析し、要求されたアドレス１５００番地がライ
トであることを知る。１５００番地はシステムバス２９
内のアドレスではないので、ルータ４３はバス調停信号
線３８からのバス調停信号により、バックプレーンバス
３１の使用権を獲得した後、受けとったパケットをバッ
クプレーンバス３１に送出する。更にルータ４３は、キ
ャッシュメモリ２５のデータのコヒーレンスを維持する
ため、システムバス２９に接続された装置で１５００番
地の内容を持っていることをメモリ４１に記憶させる。

【００３９】ルータ４４は、パケットの要求先のアドレ
スがシステムバス３０内のアドレスだと判断して入力
し、バス調停信号線３７からのバス調停信号にてシステ
ムバス３０の使用権を獲得した後、パケットをシステム
バス３０に出力する（図６参照）。パケットを受け取っ
たメモリ３５は１５００番地の内容を更新する。

【００４０】５）バックプレーンバス３１に１００番地
へのリード要求があった場合。

【００４１】ルータ４３は、バックプレーンバス３１上
のヘッダパケットのコマンドと要求アドレスのビットに
よりシステムバス２９内のアクセスだと判断し、受け取
ったデータリード要求パケットをバス調停信号線３６か
らのバス調停信号によりシステムバス２９の使用権を獲
得した後、システムバス２９へ出力する（図８参照）。

【００４２】メモリ３４は、そのパケットから自分への
アクセスだと判断しパケットを入力する。パケットを受
け取ったメモリ３４は、１００番地の内容を読んだ後、
応答のパケットを出力する。応答パケットは、応答コマ
ンドと要求元アドレスと１００番地のアドレスからなる
ヘッダパケットとデータのパケットからなる（図９参
照）。

【００４３】ルータ４３は、メモリ３４により出力され
た応答パケット（ヘッダパケットと１００番地のデータ
パケット）を他のシステムバスへの応答パケットだと判
断し、バス調停信号線３８からのバス調停信号によりバ
ックプレーンバス３１の使用権を獲得した後、バックプ
レーンバス３１上にパケットを出力する（図６参照）。

【００４４】６）バックプレーンバス３１に１００番地
へのライト要求があった場合。

【００４５】ルータ４３は、バックプレーンバス３１上
のヘッダパケットのコマンドと要求アドレスのビットに
よりシステムバス２９内のアクセスだと判断し、受け取
ったデータリード要求パケットをバス調停信号線３６か
らのバス調停信号によりシステムバス２９の使用権を獲
得した後、システムバス２９へ出力する（図８参照）。
メモリ３４は、そのパケットから自分へのアクセスだと
判断し、パケットを入力して１００番地に新しいデータ
をライトする。

【００４６】７）バックプレーンバス３１に１５００番
地へのリード要求があった場合。

【００４７】ルータ４３は、パケットのコマンドと要求
先アドレスのビットからシステムバス２９に接続された
装置へのアクセスではないと判断し、その後の処理は行
わない。

【００４８】８）バックプレーンバス３１に１５００番
地へのライト要求のパケットがあった場合。

【００４９】８−１）ルータ４３内にあるメモリ４１に
１５００番地のアドレスが記憶されている場合。

【００５０】ルータ４３は、パケットのコマンドにより
１５００番地のデータがシステムバス２９に接続された
装置で使用されているかメモリ４１をリードしてチェッ
クする。この場合、記憶していると判断されるので、そ
のパケットをバス調停信号線３６からのバス調停信号に
よりシステムバス２９の使用権を獲得した後、出力す
る。このとき、メモリ４１に記憶されていた１５００番
地は、データの無効化によりコヒーレンスをこれ以降管
理する必要がなくなるのでゲート３９により削除され
る。そして、システムバス２９に接続した装置（この場
合キャッシュメモリ２５又は２６）は、パケットを入力
してキャッシュメモリ内にデータがあるか判断しデータ
を持っている場合にはそのデータを無効化する。メモリ
３４は何も行わない。

【００５１】８−２）ルータ４３内にあるメモリ４１に
１５００番地のアドレスが記憶されていない場合。

【００５２】ルータ４３は、パケットのコマンドにより
１５００番地のデータがシステムバス２９に接続された
装置で使用されているかメモリ４１をリードしてチェッ
クする。この場合、記憶していないと判断されるので、
それ以降の処理は何も行われない。

【００５３】上述のルータの動作を整理すると、以下の
ようになる。

【００５４】（ａ）システムバス上のパケットの要求す
るアドレスがシステムバス内のメモリアドレスである場
合、パケットをバックプレーンバスに送出せず、システ
ムバス外であったときにはバックプレーンバスに送出す
る。

【００５５】（ｂ）システムバス上のパケットの要求す
るアドレスがシステムバス内のメモリアドレスであるが
他のシステムバスに接続されたキャッシュメモリがその
アドレスのデータを持っている場合、バックプレーンバ
スにパケットを送出する。

【００５６】（ｃ）バックプレーンバス上のパケットの
要求アドレスがシステムバス内のアドレスである場合、
パケットをシステムバスに出力し、そうでない場合はシ
ステムバスに送出しない。

【００５７】なお、図１に示す例ではプロセッサが４台
の場合を示しているが、メモリのアドレス空間が異なる
メモリとそれぞれにプロセッサが接続された構成であれ
ばプロセッサは何台でもよい。

【００５８】また、メモリ４１，４２に記憶するアドレ
スは、１ワード単位（番地単位）ではなく、ブロック単
位（例えば１６ワードワード単位：８ビット／ワードの
時１６番地単位）で記憶・管理を行うこともできる。ま
た。メモリ４１，４２をキャッシュメモリやディスク装
置で構成することもできる。

【００５９】

【発明の効果】以上に述べたように、本発明において
は、不必要なパケットをシステムバスからバックプレー
ンバスへ出力しないようにしたので、システム全体のバ
ストラフィックが削減され、システム全体のスループッ
トが向上する。

【図面の簡単な説明】

【図１】 本発明のマルチプロセッサシステムの実施例
を示すブロック図である。

【図２】 図１に示すマルチプロセッサシステムにおい
て使用されるルータの構成例を示すブロック図である。

【図３】 パケットの構成例を示す説明図である。

【図４】 要求パケットの構成を説明する図である。

【図５】 システムバス側からアドレス内のデータが要
求されたときの各システムバス及びバックプレーンバス
上のパケットの状態を示す説明図である。

【図６】 システムバス側からアドレス外のデータが要
求されたときの各システムバス及びバックプレーンバス
上のパケットの状態を示す説明図である。

【図７】 応答パケットの構成を説明する図である。

【図８】 バックプレーンバス側からアドレス外のデー
タが要求されたときの各システムバス及びバックプレー
ンバス上のパケットの状態を示す説明図である。

【図９】 応答パケットの構成を説明する図である。

【図１０】 従来のマルチプロセッサシステムの構成例
を示すブロック図である。

【図１１】 従来のマルチプロセッサシステムにおける
各システムバス及びバックプレーンバス上のパケットの
状態を示す説明図である。

【符号の説明】

１〜４，２１〜２４ プロセッサ、５〜８，２５〜２８
キャッシュメモリ、９、１０，２９，３０ システム
バス、１１，３１ バックプレーンバス、１２，１３，
１９，２０，３２，３３ バスバッファ、１４，１５，
３４，３５ メモリ、１６〜１８，３６〜３８ バス調
停信号線、３９，４０ ゲート、４１，４２ メモリ、
４３ｃ アービタ、４３ｂ プロセッサ、４３ａ パケ
ットキューメモリ、４３ｄ パケットリードライトバ
ス、４３ｅ アビトレーション制御信号線

Claims (1)

1. 【特許請求の範囲】 【請求項１】 キャッシュメモリを持つプロセッサとメ
   モリとをシステムバスにて接続したプロセッサシステム
   のブロックがバックプレーンバスにて複数接続されてお
   り、前記キャッシュメモリ同士及び前記キャッシュメモ
   リと前記メモリの間は要求先アドレスが付加されたパケ
   ットを使用してデータを送受信するマルチプロセッサシ
   ステムにおいて、前記各システムバス上或いは前記バッ
   クプレーンバス上のパケットの内容を解析し、その解析
   結果に応じてシステムバス或いはバックプレーンバスに
   対するパケットの送出の可否を制御するルータであっ
   て、前記システムバス上のパケットの要求先アドレスが
   前記システムバス内のメモリアドレスである場合にはパ
   ケットを前記バックプレーンバスに送出せずシステムバ
   ス外のメモリアドレスである場合にはパケットを前記バ
   ックプレーンバスに送出する手段と、前記システムバス
   上のパケットの要求先アドレスがシステムバス内のメモ
   リアドレスであるが他のシステムバスに接続されたキャ
   ッシュメモリがそのアドレスのデータを持っている場合
   には前記バックプレーンバスにパケットを送出する手段
   と、前記バックプレーンバス上のパケットの要求先アド
   レスがシステムバス内のアドレスである場合にはパケッ
   トをシステムバスに送出しシステムバス外のメモリアド
   レスである場合にはパケットを前記システムバスに送出
   しない手段とからなるルータを、前記各システムバスと
   前記バックプレーンバスとの間に接続したことを特徴と
   するマルチプロセッサシステム。