JPH05120157A - メモリ監視制御方式 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、メモリ回路の正常性を確認するメ
モリ監視制御方式に関し、システム運用中に於いてもメ
モリ回路の正常性を確認し、且つシステム立上げ時等の
メモリ回路の正常性の診断時間を短縮するものである。 【構成】 メモリ回路２を、メモリ素子部３と、アドレ
ス制御部４と、データバス部５と、監視部６とを含む複
数のメモリブロック７−１〜７−ｎに分割し、プロセッ
サ１から空き状態のメモリブロックを指定して、監視部
６によりそのメモリブロックのメモリ素子部３の正常性
を診断する。又パワーオンリセット等により、各メモリ
ブロック７−１〜７−ｎの監視部６を同時に起動して、
メモリブロック７−１〜７−ｎのメモリ素子部３の正常
性の診断を並行して行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリの正常性を監視
するメモリ監視制御方式に関する。プロセッサ・システ
ムに於いては、プログラムやデータを記憶するメモリ回
路の障害が致命的な結果となる場合が多いものである。
従って、メモリ回路の正常性を監視することが必要とな
る。

【０００２】

【従来の技術】メモリ回路の診断は、メモリ回路の例え
ば先頭番地から順に試験データを書込み、それを読出し
て比較し、比較一致の場合は正常、比較不一致の場合は
障害発生と判断し、これを最後尾番地まで行うものであ
る。又プロセッサ・システムに於いては、電源投入時等
に於いて、プログラムやデータを記憶するメモリ回路の
先頭番地から最後尾番地まで、プロセッサの制御により
試験データを書込み、それを読出して比較し、比較一致
の時にメモリ回路は正常であると判断して、プログラム
のローディング等を行うものである。又比較不一致の時
は、メモリ回路に障害が発生していると判断してアラー
ム表示を行い、信頼性を高くしたシステムに於いては、
予備のメモリ回路に切替える処理を行ってプログラムの
ローディング等を行うものである。

【０００３】

【発明が解決しようとする問題点】従来例のプロセッサ
・システムに於けるメモリ回路の診断は、前述のように
システム立上げ時等に於いて行うものであり、プロセッ
サの処理ビット数が増大するに伴ってメモリ回路も大容
量化しているから、メモリ回路の診断に要する時間が長
くなる。即ち、システム立上げに要する時間が長くなる
欠点があった。

【０００４】又メモリ回路はプロセッサにバスを介して
接続されているから、運用中はメモリ回路の診断ができ
ないものであった。そこで、データの信頼性を維持する
為に、パリティビットを付加して書込み、そのデータを
読出した時にパリティチェックを行うか、或いは誤り訂
正符号を付加して書込み、そのデータを読出した時に、
誤り訂正回路により例えば１ビットの誤りは訂正して正
しいデータを出力し、２ビットの誤りは単に検出してプ
ロセッサに対する割込み等の処理を行うものであり、デ
ータについての誤りの有無を判定することができるが、
メモリ回路の正常性の確認ができないものであった。そ
の為に、長時間にわたる継続的な運用中のメモリ素子の
障害等により、プログラム暴走が生じる可能性を有する
ものであった。本発明は、運用中に於いてもメモリ回路
の診断を可能とし、且つメモリ回路の診断に要する時間
を短縮することを目的とする。

【０００５】

【課題を解決するための手段】本発明のメモリ監視制御
方式は、図１を参照して説明すると、プロセッサ１とメ
モリ回路２とを有し、このメモリ回路２を、それぞれメ
モリ素子部３と、このメモリ素子部３にプロセッサ１か
らのアドレス信号を加えるアドレス制御部４と、プロセ
ッサ１とメモリ素子部３との間のデータを転送するデー
タバス制御部５と、メモリ素子部３の正常性を診断する
監視部６とを含む複数のメモリブロック７−１〜７−ｎ
に分割し、プロセッサ１により空き状態のメモリブロッ
クを指定し、指定されたメモリブロックの監視部６によ
りそのメモリブロックのメモリ素子部に試験データの書
込み及び読出しを行ってそのメモリ素子部の正常性を診
断するものである。

【０００６】又プロセッサ１とメモリ回路２とを有し、
このメモリ回路２を、それぞれメモリ素子部３と、この
メモリ素子部３にプロセッサ１からのアドレス信号を加
えるアドレス制御部４と、プロセッサ１とメモリ素子部
３との間のデータを転送するデータバス制御部５と、メ
モリ素子部３の正常性を診断する監視部６とを含む複数
のメモリブロック７−１〜７−ｎに分割して、電源投入
時又は自己診断時に、メモリブロック７−１〜７−ｎの
監視部６により、各メモリブロック７−１〜７−ｎのメ
モリ素子部３に試験データの書込み及び読出しを行って
そのメモリ素子部３の正常性を並行して診断するもので
ある。

【０００７】

【作用】メモリ回路２を複数のメモリブロック７−１〜
７−ｎに分割したことにより、運用中にデータ等の書込
みが行われない空き状態のメモリブロックが存在するこ
とになる。そこで、プロセッサ１は、この空き状態のメ
モリブロックを所定の間隔或いは任意の時刻に、そのメ
モリブロックの正常性を診断する為に指定する。指定さ
れたメモリブロックの監視部６は、試験データをメモリ
素子部３に書込み、それを読出して比較することによ
り、メモリ素子部３の正常性を診断する。即ち、システ
ム運用中のメモリ回路２に於いて、メモリブロック単位
で正常性を診断することができる。

【０００８】又電源投入時や自己診断時に於いて、メモ
リ回路２を複数に分割したメモリブロック７−１〜７−
ｎの監視部６を、パワーオンリセットや自己診断開始制
御信号等により起動させることにより、各メモリブロッ
ク７−１〜７−ｎの監視部６がそれぞれ試験データをメ
モリ素子部３に書込み、それを読出して比較して、メモ
リ素子部３の正常性を診断する。その場合、各メモリブ
ロック７−１〜７−ｎの監視部６を総て同時に起動し、
或いは複数グループ毎に起動して、メモリ素子部３の正
常性を並行して診断するものであり、従って、メモリ回
路２の先頭番地から最後尾番地にわたって試験データの
書込み及び読出しを行って比較し、正常性を診断する場
合に比較して、短時間で診断することができる。

【０００９】

【実施例】図２は本発明の実施例のブロック図であり、
１１はプロセッサ、１２はメモリ回路、１３はメモリ素
子部、１４はアドレス制御部、１５はデータバス制御
部、１６は監視部、１７−１〜１７−ｎはメモリブロッ
ク、１８はリードオンリメモリ（ＲＯＭ）、１９はパワ
ーオンリセット部、２０はアドレスバス、２１はデータ
バス、２２はメモリアドレスバス、２３はメモリデータ
バスである。メモリ回路１２は、ｎ個のメモリブロック
１７−１〜１７−ｎに分割され、各メモリブロック１７
−１〜１７−ｎは、メモリ素子部１３とアドレス制御部
１４とデータバス制御部１５と監視部１６とメモリアド
レスバス２２とメモリデータバス２３とを含み、プロセ
ッサ１１とはアドレスバス２０とデータバス２１とを介
して接続されている。なお、制御バス等は図示を省略し
ている。

【００１０】プロセッサ１１は、ｎ個のメモリブロック
１７−１〜１７−ｎ対応に、データを書込んでいない空
き状態か否かをテーブル等を用いて管理している。又各
メモリブロック１７−１〜１７−ｎのアドレス制御部１
４は、プロセッサ１１からアドレスバス２０を介して加
えられるアドレス信号の例えば上位ビットにより、自メ
モリブロックであるか否か判定し、自メモリブロックに
対するアドレス信号の場合は、その下位ビットからなる
アドレス信号をメモリ素子部１３に加えることになる。
なお、メモリ素子部１３に対する書込制御信号や読出制
御信号等は図示を省略している。

【００１１】又データバス制御部１５は、プロセッサ１
１との間のデータバス２１と、メモリブロック内のメモ
リデータバス２３との間のインタフェース部に相当す
る。又監視部１６は、アドレス発生部と試験データ発生
部とデータ比較部とを含み、パワーオンリセット部１９
からのリセット信号又はプロセッサ１１からの指定によ
り起動されて、メモリ素子部１３に対するアドレス信号
を発生し、且つ試験データを発生してメモリ素子部１３
の先頭番地から順に試験データを書込み、その試験デー
タを読出してデータ比較部に於いて比較し、比較一致に
より正常であると判定し、又比較不一致により障害発生
と判定するものであり、判定結果はプロセッサ１１にデ
ータバス制御部１５を介して転送される。この監視部１
６に、例えば、メモリ素子部１３のアドレスとは異なる
アドレスを割付けておくことにより、プロセッサ１１か
ら監視部１６を指定するアドレス信号をアドレスバス２
０に送出することにより、監視部１６を起動することが
できる。

【００１２】図３は本発明の実施例の監視部のブロック
図であり、３１は制御部、３２はアドレスカウンタ、３
３はデータ比較部、３４はレジスタ、３５はバス制御部
である。又図２と同一符号は同一部分を示す。制御部３
１は、パワーオンリセット部１９からのリセット信号又
はプロセッサ１１からアドレスバス２０を介して加えら
れるアドレス信号による指定によって起動され、アドレ
スカウンタ３２に対してクロック信号を加えてカウント
アップさせ、メモリ素子部１３を最初は書込モードと
し、試験データの書込終了により読出モードに切替え
る。この読出モードに於いてデータ比較部３３にデータ
比較のタイミング信号を加え、レジスタ３４に比較結果
のラッチタイミング信号を加える。

【００１３】例えば、メモリ素子部１３に書込むデータ
を８ビット構成とし、メモリ素子部１３のアドレス信号
を１２ビット構成とした時、アドレスカウンタ３２から
のアドレス信号を１２ビット構成としてメモリアドレス
バス２２に送出し、そのアドレス信号の下位８ビットを
試験データとして、バス制御部３５を介してメモリデー
タバス２３に送出する。従って、アドレスカウンタ３２
からのアドレス信号に従ったメモリ素子部１３の番地
に、そのアドレス信号の下位８ビットからなる試験デー
タが書込まれる。

【００１４】アドレスカウンタ３２が制御部３１からの
クロック信号をカウントアップし、メモリ素子部１３の
先頭番地から最後尾番地に対するアドレス信号を出力
し、それにより、メモリ素子部１３の全番地に試験デー
タを書込むと、制御部３１は、アドレスカウンタ３２を
初期状態に戻し、再びカウントアップを開始させると共
に、メモリ素子部１３を読出モードに切替える。従っ
て、アドレスカウンタ３２からのアドレス信号に従って
メモリ素子部１３からアドレス信号の下位８ビットによ
る試験データが読出され、この読出データと、アドレス
カウンタ３２からのアドレス信号の下位８ビットとがデ
ータ比較部３３に加えられて比較される。このデータ比
較部３３による比較一致，比較不一致の比較結果がレジ
スタ３４にラッチされる。

【００１５】メモリ素子部１３の全番地について、アド
レス信号の下位８ビットからなる試験データの書込み及
び読出しが行われることにより、メモリ素子部１３の正
常性の診断が行われたことになり、比較結果がレジスタ
３４にラッチされているから、プロセッサ１１からの要
求によりバス制御部３５からメモリデータバス２３に送
出され、データバス制御部１５からデータバス２１に送
出される。

【００１６】前述のように、本発明の実施例の監視部１
６に於けるアドレスカウンタ３２は、アドレス発生部と
試験データ発生部との機能を備えているものであるが、
アドレス発生部と試験データ発生部との機能をそれぞれ
別個に設けることも勿論可能である。又メモリ素子１３
の全番地に対して書込んだ後に、全番地から読出しを行
う代わりに、試験データを書込む毎に、それを読出して
比較することも可能である。

【００１７】プロセッサ１１とメモリ回路１２とを含む
システムに於いて、電源投入時にパワーオンリセット部
１９により各部の初期リセットが行われるものであり、
そのリセット信号が監視部１６の制御部３１に加えられ
るから、制御部３１が起動されて、前述のように、それ
ぞれのメモリブロック１７−１〜１７−ｎに於いて並行
してメモリ素子部１３の正常性の診断が行われる。従っ
て、メモリ回路１２の正常性の診断に要する時間が、従
来に於いて例えば８００ｍｓであったとすると、メモリ
回路１２を１６メモリブロックに分割した場合、５ｍｓ
で正常性の診断が終了することになり、システム立上げ
を高速化することができる。この場合に１６メモリブロ
ックの同時並行診断を行うことによる消費電力が問題と
なる場合は、例えば、８メモリブロックを同時並行診断
し、その終了により残りの８メモリブロックを同時変更
診断することも可能であり、その場合に於いても１０ｍ
ｓで終了することになる。

【００１８】又メモリ回路１２の容量が大きくなり、メ
モリブロック数も多くすると、データの書込みを行わな
い空きメモリブロックが生じる。或いはデータを書込ん
でもそのデータを無効化できるメモリブロックが生じ
る。このような空き状態のメモリブロックを、プロセッ
サ１１はメモリブロック対応にテーブル等により管理す
ることにより、プロセッサ１１はシステム運用中に於い
て、例えば、所定時間毎に、空き状態のメモリブロック
を指定して、メモリブロックの正常性の診断を行わせる
ものである。即ち、前述のように、プロセッサ１１から
アドレスバス２０を介して空き状態のメモリブロックの
監視部１６を指定する。

【００１９】プロセッサ１１からアドレス信号によって
指定された監視部１６は、前述のように制御部３１が起
動されて、アドレスカウンタ３２からのアドレス信号が
メモリアドレスバス２２に送出され、このアドレス信号
の下位ビットからなる試験データがメモリデータバス２
３に送出され、メモリ素子部１３の全番地に順次試験デ
ータが書込まれ、次の読出モードに於いて読出されてデ
ータ比較部３３に於いて比較されるから、メモリ素子部
１３の正常性を診断することができる。この正常性の診
断に於いては、アドレスバス２０とデータバス２１とを
占有しないので、プロセッサ１１は他のメモリブロック
を用いて処理を実行することができる。即ち、システム
の運用中に於いてメモリブロックの正常性の診断を行う
ことができる。

【００２０】

【発明の効果】以上説明したように、本発明は、メモリ
回路２を複数のメモリブロック７−１〜７−ｎに分割
し、各メモリブロック７−１〜７−ｎにそのメモリ素子
部３の診断を行う監視部６を設け、プロセッサ１は空き
状態のメモリブロックに対して診断の為に監視部６を指
定することにより、この監視部６によりそのメモリブロ
ックのメモリ素子３の正常性を診断するものであり、シ
ステム運用中に於いても、空き状態のメモリブロックの
正常性を診断することができるから、メモリ回路２の信
頼性を向上することができる。

【００２１】又電源投入時や自己診断時に於いて、各メ
モリブロック７−１〜７−ｎの監視部６を一斉に、又は
グループ単位で起動して、それぞれ自メモリブロックの
メモリ素子部３の正常性を診断することにより、メモリ
回路２の先頭番地から診断を開始する従来例に比較し
て、診断に要する時間を著しく短縮することができる。
従って、システム立上げが短時間で済む利点がある。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の実施例のブロック図である。

【図３】本発明の実施例の監視部のブロック図である。

【符号の説明】

１ プロセッサ ２ メモリ回路 ３ メモリ素子部 ４ アドレス制御部 ５ データバス制御部 ６ 監視部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 プロセッサ（１）とメモリ回路（２）と
   を有し、該メモリ回路（２）を、それぞれメモリ素子部
   （３）と、該メモリ素子部（３）に前記プロセッサ
   （１）からのアドレス信号を加えるアドレス制御部
   （４）と、前記プロセッサ（１）と前記メモリ素子部
   （３）との間のデータを転送するデータバス制御部
   （５）と、前記メモリ素子部（３）の正常性を診断する
   監視部（６）とを含む複数のメモリブロック（７−１〜
   ７−ｎ）に分割し、 前記プロセッサ（１）により空き状態の前記メモリブロ
   ックを指定し、指定されたメモリブロックの監視部
   （６）により、該メモリブロックのメモリ素子部に試験
   データの書込み及び読出しを行って該メモリ素子部の正
   常性を診断することを特徴とするメモリ監視制御方式。
2. 【請求項２】 プロセッサ（１）とメモリ回路（２）と
   を有し、該メモリ回路（２）を、それぞれメモリ素子部
   （３）と、該メモリ素子部（３）に前記プロセッサ
   （１）からのアドレス信号を加えるアドレス制御部
   （４）と、前記プロセッサ（１）と前記メモリ素子部
   （３）との間のデータを転送するデータバス制御部
   （５）と、前記メモリ素子部（３）の正常性を診断する
   監視部（６）とを含む複数のメモリブロック（７−１〜
   ７−ｎ）に分割し、 電源投入時又は自己診断時に、前記メモリブロック（７
   −１〜７−ｎ）の監視部（６）により、各メモリブロッ
   ク（７−１〜７−ｎ）のメモリ素子部（３）に試験デー
   タの書込み及び読出しを行って該メモリ素子部（３）の
   正常性を並行して診断することを特徴とするメモリ監視
   制御方式。