JPH05119123A - Shift path circuit - Google Patents
Shift path circuitInfo
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- JPH05119123A JPH05119123A JP3279483A JP27948391A JPH05119123A JP H05119123 A JPH05119123 A JP H05119123A JP 3279483 A JP3279483 A JP 3279483A JP 27948391 A JP27948391 A JP 27948391A JP H05119123 A JPH05119123 A JP H05119123A
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- Japan
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- circuit
- shift path
- logic
- path
- shift
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- Pending
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- Logic Circuits (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はシフトパス回路に関し、
特に論理回路における不良箇所の特定が容易なシフトパ
ス回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a shift path circuit,
In particular, the present invention relates to a shift path circuit that makes it easy to identify a defective portion in a logic circuit.
【０００２】[0002]
【従来の技術】従来の論理回路におけるシフトパス回路
は、図６に示すように、論理回路を分割（本図の例は４
分割）した論理ブロック内にシフトパス回路の入力パス
及び出力パス３０１，３０２が形成され、それらには論
理回路を形成している単一又は複数のレジスタ又はメモ
リ１００が全て直列に接続されている。そして、各論理
ブロック内で論理パスとシフトパスとの選択はモード信
号パス２０１〜２０４により各論理ブロック内に入力さ
れるモード信号によって行われ、このシフトパス回路を
動作（シフト）させることにより論理回路内のデータを
収集し、動作機能を確認を行っていた。2. Description of the Related Art A shift path circuit in a conventional logic circuit divides the logic circuit as shown in FIG.
Input paths and output paths 301 and 302 of the shift path circuit are formed in the divided logic block, and a single or a plurality of registers or memories 100 forming the logic circuit are all connected in series to them. Then, the selection of the logic path and the shift path in each logic block is performed by the mode signal input into each logic block by the mode signal paths 201 to 204, and the shift path circuit is operated (shifted) to operate in the logic circuit. Data was collected and the operation function was confirmed.
【０００３】[0003]
【発明が解決しようとする課題】上述した従来のシフト
パス回路は、１つのシフトパス回路内でレジスタ又はメ
モリを全て直列に接続されているため、シフトパス内の
１箇所が不良になると、データの収集ができなくなり、
不良箇所を含む論理ブロックを特定することが困難にな
るという欠点がある。In the conventional shift path circuit described above, the registers or memories are all connected in series in one shift path circuit, so that if one location in the shift path becomes defective, data collection will be stopped. Can not
There is a drawback that it becomes difficult to specify the logical block including the defective portion.
【０００４】[0004]
【課題を解決するための手段】本発明は、複数のブロッ
クに分割した論理回路に含まれるレジスタ又はメモリを
直列に接続するパスを有し、かつモード信号を入力する
ことにより、前記レジスタ又はメモリを直列に接続する
パスのみを選択することを可能とするシフトパス回路に
おいて、前記ブロック内に含まれるシフトパス回路の全
て、又は一部をバイパスするバイパス回路を有してい
る。The present invention has a path for serially connecting registers or memories included in a logic circuit divided into a plurality of blocks, and by inputting a mode signal, the registers or memories are In the shift path circuit that enables selection of only the path connecting in series, a bypass circuit that bypasses all or a part of the shift path circuits included in the block is provided.
【０００５】また、前記ブロックの外部から供給される
選択信号により前記シフトパス回路と前記バイパス回路
との出力を選択して出力する選択回路を有してもよく、
前記選択回路に供給する前記選択信号は、同一ブロック
内又は異るブロック内に設けられた制御レジスタから供
給してもよい。Further, a selection circuit for selecting and outputting the outputs of the shift path circuit and the bypass circuit according to a selection signal supplied from the outside of the block may be provided.
The selection signal supplied to the selection circuit may be supplied from a control register provided in the same block or a different block.
【０００６】更に、前記制御レジスタは前記シフトパス
回路に接続していない第２シフトパス回路により直列に
接続すると共に、前記制御レジスタの内容を前記シフト
パス回路とは独立に、かつ自在に設定可能としてもよ
い。。Further, the control register may be connected in series by a second shift path circuit not connected to the shift path circuit, and the contents of the control register may be set independently of the shift path circuit and freely. . .
【０００７】[0007]
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【０００８】図１は本発明の第１の実施例を示すブロッ
ク図である。図１において、１０１〜１０４は論理回路
１０を複数のブロックに分割した論理ブロックをそれぞ
れ示し、また、３０１，３０２は論理ブロック内に形成
されたシフトパス回路の入力パス及び出力パスを示して
いる。FIG. 1 is a block diagram showing a first embodiment of the present invention. In FIG. 1, 101 to 104 indicate logic blocks obtained by dividing the logic circuit 10 into a plurality of blocks, and 301 and 302 indicate input paths and output paths of shift path circuits formed in the logic blocks.
【０００９】なお、本実施例及び以降に述べる他の実施
例の説明おいては、論理回路１０を４つの論理ブロック
に分割したものを例を挙げて説明する。In the description of this embodiment and other embodiments described below, the logic circuit 10 divided into four logic blocks will be described as an example.
【００１０】４分割された各論理ブロック１０１〜１０
４内で論理回路１０を形成しているレジスタ又はメモリ
２０を全て直列に接続し、論理パスとシフトパスとの選
択はモード信号パス２０１〜２０４により各論理ブロッ
ク１０１〜１０４内に入力されるモード信号によって行
う。４０１〜４０４は各論理ブロック１０１〜１０４内
のシフトパス回路の全て又は一部をバイパスするバイパ
ス回路の出力パスである。Logical blocks 101 to 10 divided into four
All registers or memories 20 forming the logic circuit 10 in 4 are connected in series, and the selection of the logical path and the shift path is performed by the mode signal paths 201 to 204. Done by Reference numerals 401 to 404 are output paths of a bypass circuit that bypasses all or some of the shift path circuits in each of the logic blocks 101 to 104.
【００１１】この出力パスを設けることにより、バイパ
スしたシフトパス回路内に不良箇所が存在した場合に、
例えば、読み出し不能となった“Ａ”で示すバイパス回
路より前の部分のレジスタ又はメモリ２０の内容をバイ
パス回路を経由して読み出すことが可能となる。By providing this output path, when a defective portion exists in the bypassed shift path circuit,
For example, it becomes possible to read the contents of the register or the memory 20 in the portion before the bypass circuit indicated by "A" which becomes unreadable via the bypass circuit.
【００１２】図２は本発明の第２の実施例を示すブロッ
ク図である。FIG. 2 is a block diagram showing a second embodiment of the present invention.
【００１３】図３は図２の具体的な構成を示す回路図で
ある。図２及び図３において、第２の実施例は、第１の
実施例にシフトパス回路とバイパス回路との出力を選択
する出力選択回路を設けたものであって、各論理ブロッ
ク内のシフトパス回路とこれをバイパスするバイパス回
路４０１〜４０４とは、５０１〜５０４に示す出力選択
回路に接続され、次の論理ブロックのシフトパス回路に
接続されている。そして、これらの出力選択回路５０１
〜５０４の選択信号を選択信号パス６０１〜６０４によ
りそれぞれ供給することにより、シフトパス回路を自在
にパスすることが可能となる。また、これにより不良箇
所を含む論理ブロックのみをバイパスさせたシフトパス
が形成されることになり、データの収集が可能となる。FIG. 3 is a circuit diagram showing the specific configuration of FIG. 2 and 3, in the second embodiment, an output selection circuit for selecting the output of the shift path circuit and the bypass circuit is provided in the first embodiment, and the shift path circuit in each logic block is Bypass circuits 401 to 404 that bypass this are connected to the output selection circuits 501 to 504, and are connected to the shift path circuit of the next logic block. Then, these output selection circuits 501
It is possible to freely pass through the shift path circuit by supplying the selection signals of to 504 through the selection signal paths 601 to 604, respectively. Further, as a result, a shift path that bypasses only the logic block including the defective portion is formed, and data can be collected.
【００１４】更に、第２の実施例で示す選択信号は、論
理回路内で生成して各論理ブロック１０１〜１０４に供
給することも可能である。Further, the selection signal shown in the second embodiment can be generated in the logic circuit and supplied to each of the logic blocks 101 to 104.
【００１５】図４は本発明の第３の実施例を示すブロッ
ク図である。図４において、第３の実施例は、第２の実
施例の論理ブロック内に制御レジスタを設けたものであ
って、出力選択回路５０１〜５０４の選択信号は、７０
１〜７０４に示す制御レジスタによってそれぞれ与えら
れるが、これらの制御レジスタ７０１〜７０４の内容
は、例えば、エラーフラグ等の論理回路により与えられ
る。また、制御レジスタ７０１〜７０４は選択信号を供
給する論理ブロックとは別の論理ブロックに設けること
もできる。FIG. 4 is a block diagram showing a third embodiment of the present invention. 4, in the third embodiment, a control register is provided in the logic block of the second embodiment, and the selection signals of the output selection circuits 501 to 504 are 70
The control registers 701 to 704 respectively provide the contents of these control registers 701 to 704 by a logic circuit such as an error flag. Further, the control registers 701 to 704 can be provided in a logic block different from the logic block which supplies the selection signal.
【００１６】図５は本発明の第４の実施例を示すブロッ
ク図である。第４の実施例は図４に示す第３の実施例に
おいて、制御レジスタ７０１〜７０４を第２シフトパス
により直列に接続したものであって、８０１，８０２は
それぞれ第２シフトパスの入力パス及び出力パスであ
る。これにより、選択回路の制御を最も簡単に行うこと
が可能となり、論理回路全体に対する入出力パスを節約
することができる。FIG. 5 is a block diagram showing a fourth embodiment of the present invention. The fourth embodiment is obtained by connecting the control registers 701 to 704 in series by the second shift path in the third embodiment shown in FIG. 4, and reference numerals 801 and 802 denote the input path and the output path of the second shift path, respectively. Is. This makes it possible to control the selection circuit most easily and save the input / output path for the entire logic circuit.
【００１７】[0017]
【発明の効果】以上説明したように本発明は、シフトパ
ス回路において不良箇所を含むパスをバイパスする回路
を付加することにより、不良箇所を含む論理ブロックを
特定することが可能になるという効果がある。As described above, the present invention has an effect that it is possible to specify a logical block including a defective portion by adding a circuit that bypasses a path including a defective portion in the shift path circuit. .
【００１８】また、論理回路を１つの論理モジュールと
し、かつ論理ブロックを、例えば、ＬＳＩチップに対応
させれば、物理的な保守機能を備えることも可能とな
る。Further, if the logic circuit is one logic module and the logic block corresponds to, for example, an LSI chip, it is possible to provide a physical maintenance function.
【図１】本発明の第１の実施例を示すブロック図であ
る。FIG. 1 is a block diagram showing a first embodiment of the present invention.
【図２】本発明の第２の実施例を示すブロック図であ
る。FIG. 2 is a block diagram showing a second embodiment of the present invention.
【図３】図２に示す第２の実施例の具体的な構成を示す
回路図である。FIG. 3 is a circuit diagram showing a specific configuration of the second embodiment shown in FIG.
【図４】本発明の第３の実施例を示すブロック図であ
る。FIG. 4 is a block diagram showing a third embodiment of the present invention.
【図５】本発明の第４の実施例を示すブロック図であ
る。FIG. 5 is a block diagram showing a fourth embodiment of the present invention.
【図６】従来例を示すブロック図である。FIG. 6 is a block diagram showing a conventional example.
１０ 論理回路 ２０ レジスタ又はメモリ １０１〜１０４ 論理ブロック ２０１〜２０４ モード信号パス ３０１ シフトパス回路の入力パス ３０２ シフトパス回路の出力パス ４０１〜４０４ バイパス回路の出力パス ５０１〜５０４ 出力選択回路 ６０１〜６０４ 選択信号パス ７０１〜７０４ 制御レジスタ ８０１ 第２シフトパスの入力パス ８０２ 第２シフトパスの出力パス 10 logic circuit 20 register or memory 101-104 logic block 201-204 mode signal path 301 shift path circuit input path 302 shift path circuit output path 401-404 bypass circuit output path 501-504 output selection circuit 601-604 selection signal path 701 to 704 Control register 801 Input path of the second shift path 802 Output path of the second shift path
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/00 Ｂ 6959−5Ｊ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location H03K 19/00 B 6959-5J
Claims (4)
まれるレジスタ又はメモリを直列に接続するパスを有
し、かつモード信号を入力することにより、前記レジス
タ又はメモリを直列に接続するパスのみを選択すること
を可能とするシフトパス回路において、前記ブロック内
に含まれるシフトパス回路の全て、又は一部をバイパス
するバイパス回路を有することを特徴とするシフトパス
回路。1. A path for connecting in series a register or a memory included in a logic circuit divided into a plurality of blocks, and by inputting a mode signal, only a path for connecting the register or the memory in series is provided. A shift path circuit capable of being selected, comprising a bypass circuit for bypassing all or a part of the shift path circuits included in the block.
て、前記ブロックの外部から供給される選択信号により
前記シフトパス回路と前記バイパス回路との出力を選択
して出力する選択回路を有することを特徴とするシフト
パス回路。2. The shift path circuit according to claim 1, further comprising a selection circuit which selects and outputs the outputs of the shift path circuit and the bypass circuit by a selection signal supplied from the outside of the block. Shift path circuit.
て、前記選択回路に供給する前記選択信号は、同一ブロ
ック内又は異るブロック内に設けられた制御レジスタか
ら供給することを特徴とするシフトパス回路。3. The shift path circuit according to claim 2, wherein the selection signal supplied to the selection circuit is supplied from a control register provided in the same block or a different block.
に接続していない第２シフトパス回路により直列に接続
すると共に、前記制御レジスタの内容を前記シフトパス
回路とは独立に、かつ自在に設定可能とすることを特徴
とする請求項３記載のシフトパス回路。4. The control register is connected in series by a second shift path circuit not connected to the shift path circuit, and the contents of the control register can be set independently of the shift path circuit and freely. The shift path circuit according to claim 3, wherein:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3279483A JPH05119123A (en) | 1991-10-25 | 1991-10-25 | Shift path circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3279483A JPH05119123A (en) | 1991-10-25 | 1991-10-25 | Shift path circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05119123A true JPH05119123A (en) | 1993-05-18 |
Family
ID=17611678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3279483A Pending JPH05119123A (en) | 1991-10-25 | 1991-10-25 | Shift path circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05119123A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005257366A (en) * | 2004-03-10 | 2005-09-22 | Nec Electronics Corp | Semiconductor circuit device and scan test method concerning semiconductor circuit |
| JP2011511289A (en) * | 2008-01-30 | 2011-04-07 | アルカテル−ルーセント ユーエスエー インコーポレーテッド | Apparatus and method for controlling dynamic modification of scan path |
-
1991
- 1991-10-25 JP JP3279483A patent/JPH05119123A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005257366A (en) * | 2004-03-10 | 2005-09-22 | Nec Electronics Corp | Semiconductor circuit device and scan test method concerning semiconductor circuit |
| JP4549701B2 (en) * | 2004-03-10 | 2010-09-22 | ルネサスエレクトロニクス株式会社 | Semiconductor circuit device and scan test method for semiconductor circuit |
| JP2011511289A (en) * | 2008-01-30 | 2011-04-07 | アルカテル−ルーセント ユーエスエー インコーポレーテッド | Apparatus and method for controlling dynamic modification of scan path |
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