JPH07159492A - Integrated circuit - Google Patents
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- JPH07159492A JPH07159492A JP5308917A JP30891793A JPH07159492A JP H07159492 A JPH07159492 A JP H07159492A JP 5308917 A JP5308917 A JP 5308917A JP 30891793 A JP30891793 A JP 30891793A JP H07159492 A JPH07159492 A JP H07159492A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、集積回路に関して、特
に集積回路が故障した場合にその故障箇所の特定を簡便
にする故障箇所特定回路を有する集積回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an integrated circuit, and more particularly to an integrated circuit having a failure location identifying circuit that facilitates identification of the failure location when the integrated circuit fails.
【０００２】[0002]
【従来の技術】特開昭６２−２１１５７３号公報には、
フリップフロップ回路の故障を診断するため連鎖するフ
リップフロップ回路を任意の数で構成される回路群に分
割している。しかしながらこのような集積回路は、クロ
ック信号の分配回路が故障したときに回路内のフリップ
フロップ回路の一部または全部が動作しなくなるため、
故障箇所の特定が困難である。また従来より広く利用さ
れる集積回路のテスト回路の１つであるスキャンパス回
路においてもクロック信号の分配回路の故障について
は、故障箇所の特定は困難であった。2. Description of the Related Art Japanese Patent Application Laid-Open No. 62-211573 discloses
In order to diagnose the failure of the flip-flop circuit, the chained flip-flop circuits are divided into a circuit group composed of an arbitrary number. However, in such an integrated circuit, some or all of the flip-flop circuits in the circuit do not operate when the distribution circuit of the clock signal fails,
It is difficult to identify the point of failure. Further, even in the scan path circuit, which is one of the test circuits of the integrated circuit which has been widely used, it is difficult to specify the failure location of the failure of the clock signal distribution circuit.
【０００３】[0003]
【発明が解決しようとする課題】従来技術の集積回路に
おいてはクロック信号の分配回路が故障したときに故障
箇所の特定が困難である。本発明の集積回路はクロック
信号の分配回路の故障箇所を特定することを目的とす
る。In the prior art integrated circuit, when the clock signal distribution circuit fails, it is difficult to identify the location of the failure. The integrated circuit of the present invention is intended to identify a failure location of a clock signal distribution circuit.
【０００４】[0004]
【課題を解決するための手段】本発明の第１の集積回路
は、縦属接続されたフリップフロップ群とこれらフリッ
プフロップ群にクロック信号を供給するクロック分配手
段（以下クロック分配回路）と、前記フリップフロップ
群をシフト動作させるためのシフト信号を前記フリップ
フロップ群に供給するシフト信号供給手段（以下シフト
信号線）と、前記フリップフロップ群を構成する個々の
フリップフロップからの出力信号をフリップフロップ特
定用アドレスで選択外部へ出力する出力選択手段とを含
む。A first integrated circuit of the present invention comprises a group of flip-flops connected in cascade, clock distribution means (hereinafter referred to as clock distribution circuit) for supplying a clock signal to these flip-flop groups, and A shift signal supply unit (hereinafter referred to as a shift signal line) that supplies a shift signal for shifting the flip-flop group to the flip-flop group and an output signal from each flip-flop that constitutes the flip-flop group is specified by the flip-flop. Output selecting means for outputting to the outside selected by the address for use.
【０００５】本発明の第２の集積回路は、前記クロック
分配回路に供給するためのクロック信号を集積回路内部
で発生する内部クロック信号発生手段（以下内部クロッ
ク信号発生器）と、この内部クロック信号発生器からの
内部クロック信号およびクロック信号入力端子から入力
された外部クロック信号のどちらか一方を選択するクロ
ック信号選択手段（以下セレクタ）と、このセレクタで
選択されたクロック信号を前記クロック分配回路に供給
することを特徴とする。A second integrated circuit of the present invention is an internal clock signal generating means (hereinafter referred to as an internal clock signal generator) for generating a clock signal for supplying to the clock distribution circuit inside the integrated circuit, and the internal clock signal. Clock signal selecting means (hereinafter referred to as a selector) for selecting either the internal clock signal from the generator or the external clock signal input from the clock signal input terminal, and the clock signal selected by this selector to the clock distribution circuit. It is characterized by supplying.
【０００６】本発明の第３の集積回路は、前記内部クロ
ック信号発生器で発生された内部クロック信号に応答し
て内部テスト信号を発生する内部テスト信号発生手段
（以下内部テスト信号発生器）と、この内部テスト信号
発生器からの内部テスト信号および外部からスキャンパ
ス入力端子を解して与えられる外部テスト信号を選択す
るテスト信号選択手段と、このテスト信号選択手段で選
択されたテスト信号を前記フリップフロップ群の最初の
フリップフロップに与えることを特徴とする。A third integrated circuit of the present invention comprises an internal test signal generating means (hereinafter, internal test signal generator) for generating an internal test signal in response to the internal clock signal generated by the internal clock signal generator. A test signal selecting means for selecting an internal test signal from the internal test signal generator and an external test signal given by externally solving the scan path input terminal; and a test signal selected by the test signal selecting means, It is characterized in that it is given to the first flip-flop of the flip-flop group.
【０００７】[0007]
【実施例】次に本発明の一実施例について図面を参照し
て詳細に説明する。An embodiment of the present invention will now be described in detail with reference to the drawings.
【０００８】図１を参照すると、本発明の一実施例は、
内部クロック信号を発生する内部クロック信号発生器６
この内部クロック信号発生器６からのクロック信号に応
答して内部テストパターン信号を発生する内部テスト信
号発生器７外部からデータをスキャン入力するためのス
キャンパス入力端子１、外部からクロック信号を入力す
るためのクロック信号入力端子３、外部クロック信号と
内部クロック信号を選択しかつスキャンパス入力信号と
内部発生テストパターンとを選択する選択信号を入力す
るための選択信号入力端子２、この端子２から入力され
た選択信号によりスキャンパス入力端子１からのスキャ
ンパス入力信号と内部テスト信号発生器７からの内部発
生テストパターンとを選択出力するセレクタ８、選択信
号入力端子２から入力された選択信号により内部クロッ
ク信号発生器６からの内部クロック信号およびクロック
信号入力端子からの外部クロック信号とのどちらか一方
を選択出力するセレクタ９、このセレクタ９で選択され
たクロック信号を分配するクロック分配回路１３、シフ
ト動作をさせるためのシフト信号を外部から入力するた
めのシフト信号入力端子４、このシフト信号入力端子４
からのシフト信号を伝送するためのシフト信号線１４、
セレクタからの信号を格納しクロック分配回路１３から
のクロック信号とシフト信号線からのシフト信号により
格納された信号をシフトする縦属接続されたフリップフ
ロップ１０の群、あるフリップフロップ群の最後のフリ
ップフロップと他のフリップフロップ群の最初のフリッ
プフロップを接続するとともにスキャンパス出力端子１
７とパス最後のフリップフロップとを接続するスキャン
パス接続線１９およびスキャンパス出力端子１７を含
む。本発明の一実施例の特徴の１つは、アドレスデータ
を外部から入力するためのアドレスデータ入力端子５、
このアドレスデータ入力端子から入力されるアドレスを
解説するアドレスデコーダ１１、このアドレスデコーダ
の出力を伝送するアドレス信号線１６、スキャンパスを
構成するフリップフロップ１０の出力信号を伝送するフ
リップフロップ出力信号線１５、アドレス信号線１６を
介して与えられるアドレス信号によりフリップフロップ
１０の出力を選択するセレクタ１２およびこのセレクタ
１２の選択結果を出力するセレクタ出力端子１８を含む
ことにある。Referring to FIG. 1, one embodiment of the present invention is
Internal clock signal generator 6 for generating an internal clock signal
Internal test signal generator 7 for generating an internal test pattern signal in response to a clock signal from internal clock signal generator 6 A scan path input terminal 1 for externally scanning and inputting data, and a clock signal is externally input. A clock signal input terminal 3 for selecting an external clock signal and an internal clock signal and a selection signal input terminal 2 for inputting a selection signal for selecting a scan path input signal and an internally generated test pattern. The selector 8 which selectively outputs the scan path input signal from the scan path input terminal 1 and the internally generated test pattern from the internal test signal generator 7 according to the selected selection signal, and the internal according to the selection signal input from the selection signal input terminal 2 From the internal clock signal from the clock signal generator 6 and the clock signal input terminal A selector 9 for selectively outputting either one of the external clock signal, a clock distribution circuit 13 for distributing the clock signal selected by the selector 9, and a shift signal input for externally inputting a shift signal for performing a shift operation. Terminal 4, this shift signal input terminal 4
Shift signal line 14 for transmitting the shift signal from
A group of flip-flops 10 connected in cascade for storing the signal from the selector and shifting the stored signal by the clock signal from the clock distribution circuit 13 and the shift signal from the shift signal line, the last flip-flop of a certain flip-flop group. And the first flip-flop of the other flip-flop group, and scan path output terminal 1
7 includes a scan path connecting line 19 and a scan path output terminal 17 for connecting 7 and the last flip-flop in the path. One of the features of the embodiment of the present invention is that the address data input terminal 5 for inputting address data from the outside,
An address decoder 11 for explaining an address inputted from the address data input terminal, an address signal line 16 for transmitting an output of the address decoder, and a flip-flop output signal line 15 for transmitting an output signal of the flip-flop 10 forming a scan path. , A selector 12 for selecting the output of the flip-flop 10 by an address signal applied via the address signal line 16 and a selector output terminal 18 for outputting the selection result of the selector 12.
【０００９】次に本発明の一実施例の動作を詳細に説明
する。Next, the operation of the embodiment of the present invention will be described in detail.
【００１０】シフト信号入力端子４より入力されるシフ
ト信号がシフト状態にある時シフト動作する複数のフリ
ップフロップ１０がシフトレジスタを構成するよう直列
接続されている。このフリップフロップ列の最初のフリ
ップフロップにはスキャンパス信号と内部発生テストパ
タン信号とを選択するセレクタ８を介してスキャンパス
データ入力端子１より入力された信号または内部より発
生したテスト信号が入力される。最後のフリップフロッ
プはスキャンデータ出力端子１７に接続されている。ま
た各フリップフロップには、外部よりクロック信号入力
端子３より入力されたクロック信号、または内部クロッ
ク信号発生器６より発生させたクロック信号が、外部ク
ロック信号と内部クロック信号とを選択出力するセレク
タ９を介してクロック分配回路１３によって分配され
る。外部クロック信号と内部クロック信号とを選択する
選択信号及びスキャンパス信号と内部発生テストパタン
信号とを選択する選択信号は入力端子２より入力され前
記セレクタ８および９に入力される。各フリップフロッ
プのシフト動作によって、スキャンパス入力端子１より
入力されたスキャンパスデータあるいは内部発生テスト
データはフリップフロップ列をスキャンパス接続線１９
を通ってスキャンパスデータ出力端子１７に出力され
る。この時各フリップフロップの出力は、アドレス入力
端子５より入力されたアドレス信号がアドレスデコーダ
１１でデコードされアドレス信号により選択されたフリ
ップフロップの信号を出力するセレクタ１２に集められ
ておりアドレスに対応したフリップフロップの信号がセ
レクタ出力端子１８に出力される。A plurality of flip-flops 10 that perform a shift operation when a shift signal input from the shift signal input terminal 4 is in a shift state are connected in series to form a shift register. The first flip-flop in this flip-flop string is supplied with the signal input from the scan path data input terminal 1 or the test signal generated internally through the selector 8 for selecting the scan path signal and the internally generated test pattern signal. It The last flip-flop is connected to the scan data output terminal 17. Further, to each flip-flop, a clock signal input from the clock signal input terminal 3 from the outside or a clock signal generated by the internal clock signal generator 6 selectively outputs the external clock signal and the internal clock signal. Is distributed by the clock distribution circuit 13 via the. A selection signal for selecting the external clock signal and the internal clock signal and a selection signal for selecting the scan path signal and the internally generated test pattern signal are input from the input terminal 2 and input to the selectors 8 and 9. Depending on the shift operation of each flip-flop, the scan-path data or the internally generated test data input from the scan-path input terminal 1 may be connected to the scan-path connecting line 19 through the flip-flop string.
And is output to the scan path data output terminal 17. At this time, the output of each flip-flop is collected by the selector 12 which outputs the signal of the flip-flop selected by the address signal which is decoded by the address decoder 11 by the address signal input from the address input terminal 5 and corresponds to the address. The signal of the flip-flop is output to the selector output terminal 18.
【００１１】この実施例において上段のフリップフロッ
プの左３個に与えられるクロックの分配回路１３は正常
に動作し上段のフリップフロップの右１個に与えられる
クロックの分配回路１３に故障が発生したとする。この
とき、フリップフロップ出力線１５のうち上段のフリッ
プフロップの左３個からは、正常なスキャンパステスト
データを出力することができる、しかし上段の最右端の
フリップフロップにはクロックが与えられないため入力
したスカキャンパスデータが格納されない。従って、上
段の最右端のフリップフロップには入力されるべきスキ
ャンパスデータが出力されない。この結果セレクタ出力
端子１８からの出力データを点検すればこのクロック分
配回路１８の一部の故障をフリップフロップの個別の出
力の以上で発見できる。In this embodiment, the clock distribution circuit 13 applied to the left three flip-flops in the upper stage operates normally, and a failure occurs in the clock distribution circuit 13 applied to the right one flip-flop in the upper stage. To do. At this time, normal scan path test data can be output from the left three flip-flops of the upper stage of the flip-flop output line 15, but no clock is given to the rightmost flip-flop of the upper stage. The entered ska campus data is not stored. Therefore, the scan path data to be input is not output to the rightmost flip-flop in the upper stage. As a result, if the output data from the selector output terminal 18 is checked, a part of the failure of the clock distribution circuit 18 can be detected by the individual output of the flip-flop.
【００１２】すなわちスキャンパスデータ接続線１９の
ほかに、フリップフロップ１０からの直接の出力を外部
に出力することによって、クロック信号の分配回路が故
障した場合においても動作した任意のフリップフロップ
のデータを読出すことによって故障箇所の特定が安易に
おこなえる。つまりフリップフロップ列のデータを順番
に読出した時データが不一致のフリップフロップがクロ
ック分配系の故障箇所である。That is, by outputting the direct output from the flip-flop 10 to the outside in addition to the scan path data connection line 19, the data of an arbitrary flip-flop operated even when the clock signal distribution circuit fails. By reading it, the failure location can be easily specified. That is, a flip-flop whose data does not match when the data in the flip-flop string is sequentially read is a failure point in the clock distribution system.
【００１３】なお、本実施例においては、テスト時に外
部クロック信号、スキャンテスト信号が不要となるよう
に内部クロック発生回路６および内部テスト信号発生器
７をつけ加えたものであるが、これらを省いて故障箇所
の特定には支障はないことは明白である。また、テスト
回路規模が大きくなる場合では一部のフリップフロップ
の出力をセレクタ１２に集めるようにすることでテスト
回路の規模を小さくできる。また場合によってはアドレ
スデータ入力端子５、アドレスデコーダ１１、セレクタ
１２がなくてもフリップフロップの出力を外部に出すこ
とによって所定の機能を得ることができる。In the present embodiment, the internal clock generating circuit 6 and the internal test signal generator 7 are added so that the external clock signal and the scan test signal are unnecessary during the test, but these are omitted. It is clear that there is no problem in identifying the failure location. Further, when the scale of the test circuit becomes large, the scale of the test circuit can be reduced by collecting the outputs of some of the flip-flops in the selector 12. In some cases, even if the address data input terminal 5, the address decoder 11, and the selector 12 are not provided, a predetermined function can be obtained by outputting the output of the flip-flop to the outside.
【００１４】[0014]
【発明の効果】以上説明したように、本発明の集積回路
は、スキャンデータ入力端子と、スキャンデータ出力端
子と、複数のフリップフロップがシフトレジストを構成
するよう直列接続されかつ直列接続されたフリップフロ
ップ列の最初のフリップフロップの入力が前記スキャン
データ入力端子に接続されかつフリップフロップ列の最
後のフリップフロップの出力がスキャンデータ出力端子
に接続されかつシフト信号がシフト状態にある時シフト
動作するフリップフロップ列と、シフト信号入力端子
と、前記フリップフロップ列のフリップフロップの全部
または一部の出力から信号を入力し外部より与えられた
任意のアドレス信号に応じたフリップフロップを選択し
て出力するセレクタと、セレクタより出力された信号を
集積回路外部に出力するための出力端子を有することに
よってスキャンパス接続によるデータの出力の他に直接
フリップフロップからの出力を外部に出すことによって
クロック信号の分配回路が故障した場合においても任意
のフリップフロップのデータを読み出し確認することに
よって故障箇所の特定が安易におこなえる。さらに前記
集積回路においてアドレス信号をデコードするデコーダ
を有するによって任意のフリップフロップを選択するア
ドレスデータの入力端子を減らすことができる効果があ
る。さらに集積回路内にクロック発生回路と、テストパ
タン発生回路と、前記クロック発生回路より出力された
クロック信号と外部より入力されるクロック信号とを選
択して集積回路に出力するセレクタと前記テストパタン
発生回路より出力されたテストパタン信号とスキャンパ
スデータ入力端子より入力された信号とを選択して集積
回路に出力するセレクタとを有することによって外部よ
りクロック信号やテストデータ信号を必要とせずに試験
が行える効果がある。As described above, according to the integrated circuit of the present invention, the scan data input terminal, the scan data output terminal, and the plurality of flip-flops are connected in series so as to form a shift resist and the flip-flops are connected in series. Of the first flip-flop in the row of flip-flops is connected to the scan data input terminal, the output of the last flip-flop in the row of flip-flop is connected to the scan data output terminal, and the flip-flop that shifts when the shift signal is in the shift state. Selector, a shift signal input terminal, and a selector for inputting signals from all or part of outputs of the flip-flops of the flip-flop string and selecting and outputting a flip-flop corresponding to an arbitrary address signal given from the outside. And the signal output from the selector to the outside of the integrated circuit In addition to the output of data by the scan path connection by having an output terminal for outputting the output of the flip-flop directly to the outside, even if the clock signal distribution circuit fails, the data of any flip-flop can be read By confirming it, the location of the failure can be identified easily. Further, since the integrated circuit has a decoder for decoding an address signal, it is possible to reduce the number of input terminals for address data for selecting an arbitrary flip-flop. Further, in the integrated circuit, a clock generating circuit, a test pattern generating circuit, a selector for selecting a clock signal output from the clock generating circuit and a clock signal input from the outside and outputting to the integrated circuit, and the test pattern generating circuit. By having a selector that selects the test pattern signal output from the circuit and the signal input from the scan path data input terminal and outputs it to the integrated circuit, the test can be performed without the need for an external clock signal or test data signal. There is an effect that can be done.
【図１】本発明の一実施例を示す図。FIG. 1 is a diagram showing an embodiment of the present invention.
１ スキャンパス入力端子 ２ 選択信号の入力端子 ３ クロック信号入力端子 ４ シフト信号入力端子 ５ アドレスデータ入力端子 ６ 内部クロック信号発生器 ７ 内部テスト信号発生器 ８ セレクタ ９ セレクタ １０ フリップフロップ １１ アドレスデコーダ １２ セレクタ １３ クロック分配回路 １４ シフト信号線 １５ フリップフロップ出力信号線 １６ アドレス信号線 １７ スキャンパス出力端子 １８ セレクタ出力端子 １９ スキャンパス接続線 1 scan path input terminal 2 selection signal input terminal 3 clock signal input terminal 4 shift signal input terminal 5 address data input terminal 6 internal clock signal generator 7 internal test signal generator 8 selector 9 selector 10 flip-flop 11 address decoder 12 selector 13 clock distribution circuit 14 shift signal line 15 flip-flop output signal line 16 address signal line 17 scan path output terminal 18 selector output terminal 19 scan path connection line
Claims (3)
ロック分配手段と、 これらフリップフロップ群をシフト動作させるためのシ
フト信号を前記フリップフロップ群に供給するシフト信
号供給手段と、 前記フリップフロップ群を構成する個々のフリップフロ
ップからの出力信号をフリップフロップ特定用アドレス
で選択し外部へ出力する出力選択手段とを含むことを特
徴とする集積回路。1. A flip-flop group connected in cascade, a clock distribution means for supplying a clock signal to the flip-flop group, and a shift signal for shifting the flip-flop group. An integrated circuit comprising: a shift signal supply means and an output selection means for selecting an output signal from each flip-flop constituting the flip-flop group by a flip-flop specifying address and outputting the selected signal to the outside.
クロック信号を集積回路内部で発生する内部クロック信
号発生手段と、 この内部クロック信号発生手段からの内部クロック信号
およびクロック信号入力端子から入力された外部クロッ
ク信号のどちらか一方を選択するクロック信号選択手段
と、 このクロック信号選択手段で選択されたクロック信号を
前記クロック分配手段に供給することを特徴とする請求
項１記載の集積回路。2. An internal clock signal generating means for generating a clock signal for supplying to the clock distributing means inside an integrated circuit, and an internal clock signal from the internal clock signal generating means and a clock signal input terminal. 2. The integrated circuit according to claim 1, wherein the clock signal selecting means for selecting either one of the external clock signals and the clock signal selected by the clock signal selecting means are supplied to the clock distributing means.
れた内部クロック信号に応答して内部テスト信号を発生
する内部テスト信号発生手段と、 この内部テスト信号発生手段からの内部テスト信号およ
び外部からスキャンパス入力端子を介して与えられる外
部テスト信号を選択するテスト信号選択手段と、 このテスト信号選択手段で選択されたテスト信号を前記
フリップフロップ群の最初のフリップフロップに与える
ことを特徴とする請求項２記載の集積回路。3. An internal test signal generating means for generating an internal test signal in response to the internal clock signal generated by the internal clock signal generating means, and an internal test signal from the internal test signal generating means and an external test signal. 7. A test signal selecting means for selecting an external test signal applied via a campus input terminal, and a test signal selected by the test signal selecting means is applied to a first flip-flop of the flip-flop group. 2. The integrated circuit according to 2.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5308917A JP2727941B2 (en) | 1993-12-09 | 1993-12-09 | Failure analysis method for integrated circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5308917A JP2727941B2 (en) | 1993-12-09 | 1993-12-09 | Failure analysis method for integrated circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07159492A true JPH07159492A (en) | 1995-06-23 |
| JP2727941B2 JP2727941B2 (en) | 1998-03-18 |
Family
ID=17986833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5308917A Expired - Lifetime JP2727941B2 (en) | 1993-12-09 | 1993-12-09 | Failure analysis method for integrated circuits |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2727941B2 (en) |
Families Citing this family (1)
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|---|---|---|---|---|
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|---|---|
| JP2727941B2 (en) | 1998-03-18 |
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