JPH05110223A - Ｉｃ実装構造 - Google Patents

Ｉｃ実装構造

Info

Publication number
JPH05110223A
JPH05110223A JP26471091A JP26471091A JPH05110223A JP H05110223 A JPH05110223 A JP H05110223A JP 26471091 A JP26471091 A JP 26471091A JP 26471091 A JP26471091 A JP 26471091A JP H05110223 A JPH05110223 A JP H05110223A
Authority
JP
Japan
Prior art keywords
package
lead
chip
space
mounting structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP26471091A
Other languages
English (en)
Inventor
Mutsumi Shimazaki
睦 島嵜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP26471091A priority Critical patent/JPH05110223A/ja
Publication of JPH05110223A publication Critical patent/JPH05110223A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3421—Leaded components

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

(57)【要約】 【目的】 ＩＣパッケージによる基板の占有面積を減少
し、高密度な実装を可能とし、このＩＣパッケージを用
いた装置全体を小型化する。 【構成】 ＩＣチップ１と、ＩＣチップ１と電気的に接
続されたリード２と、ＩＣチップ１とリード２を封入す
る充填材４の体積を減少することにより、パッケージ５
周辺に設けた空間４ａと、平面基板７上のリード周辺の
空間４ａに２つ以上の部品６を立体的に載設したＩＣ実
装構造。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はＩＣ実装構造、特に電
子部品に属するＩＣパッケージの実装構造に関するもの
である。
【０００２】
【従来の技術】図３は従来例のＩＣパッケージの側断面
図、図４は図３の内部構造を示す上面図である。図３お
よび図４中、１はＩＣチップ、２はＩＣチップ１と電気
的に接続されたリード、３はＩＣチップ１とリード２を
電気的に接続するワイヤ、４はＩＣチップ１とリード２
とワイヤ３を封入する充填材、５は充填材４で内部を充
填したＩＣパッケージである。
【０００３】リード２は、その間隔を基板に装着するの
に都合良い幅に広げるために面積を有し、その大部分が
充填材４により封入されている。充填材４で充填された
ＩＣパッケージ５の各部分の厚みは、ＩＣチップ１の部
分とリード２の部分とワイヤ３の部分共に均一に構成さ
れていた。
【０００４】
【発明が解決しようとする課題】従来のＩＣパッケージ
は以上のように構成されていたので、基板に装着した場
合にＩＣパッケージが基板を占有する面積が広く、基板
の実装密度の向上を妨げる要因になるという問題点があ
った。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、ＩＣパッケージによる基板の占
有面積を減少し、高密度な実装を可能とし、このＩＣパ
ッケージを用いた装置全体を小型化することを目的とす
る。
【０００６】
【課題を解決するための手段】このため、この発明にお
いては、ＩＣチップと、前記ＩＣチップと電気的に接続
されたリードと、前記ＩＣチップおよび前記リードを封
入する充填材と、前記リードを封入する充填材の体積を
減少することによりパッケージ周辺に設けた空間と、を
有し、かつ平面基板上の前記リード周辺の空間に２つ以
上の部品を立体的に載設してなるＩＣ実装構造により、
前記目的を達成しようとするものである。
【０００７】
【作用】この発明におけるＩＣ実装構造は、充填材でＩ
Ｃチップおよびリードを封入し、前記リードを封入する
充填材の体積を減少することによりパッケージ周辺に空
間を設け、平面基板上のリード周辺の空間に２つ以上の
部品を立体的に載設する。
【０００８】
【実施例】以下、この発明の一実施例を図面に基づいて
説明する。図１はこの発明の一実施例であるＩＣ実装構
造の側断面図、図２は図１の内部構造を示す上面図であ
る。図中、前記従来例と同一符号は同一又は相当部分を
示し、一部重複して説明する。
【０００９】図１および図２において、４は充填材であ
り、ＩＣチップ１およびリード２を封入するものであ
る。４ａは空間であり、リード２を封入する充填材４の
体積を減少することによりパッケージ５周辺に設けたも
のである。６は平面基板７上のリード２の周辺の空間４
ａに２つ以上を立体的に載設した部品である。
【００１０】次にこの実施例の動作を図１および図２を
用いて説明する。図１および図２において、ＩＣパッケ
ージ５は、そのリード部分の充填材４の体積を減少する
ために、リード部分のパッケージ周辺に空間が構成され
る。この空間に他部品６を載設することが可能となる。
【００１１】なお、前記実施例で示した充填材の材質は
ＩＣパッケージの体積が減少される部分において異なる
材質であってもよく、ＩＣパッケージの内部を固定でき
ればよい。また、ＩＣパッケージの形状についてはこの
実施例の形状に限定されるものではない。
【００１２】
【発明の効果】以上のように、この発明によれば、ＩＣ
パッケージのリード周辺に空間を生じるように構成した
ので、この空間に他の部品が装着できるため、基板の高
密度な実装を可能とし、このＩＣパッケージを使用した
装置全体の小型化が計れる効果がある。
【図面の簡単な説明】
【図１】この発明の一実施例であるＩＣ実装構造の側断
面図
【図２】図１の内部構造を示す上面図
【図３】従来例のＩＣパッケージの側断面図
【図４】図３の内部構造を示す上面図
【符号の説明】
１ ＩＣチップ ２ リード ３ ワイヤ ４ 充填材 ５ ＩＣパッケージ ６ 他部品 ７ 基板

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 ＩＣチップと、 前記ＩＣチップと電気的に接続されたリードと、 前記ＩＣチップおよび前記リードを封入する充填材と、 前記リードを封入する充填材の体積を減少することによ
    りパッケージ周辺に設けた空間と、 を有し、かつ平面基板上の前記リード周辺の空間に２つ
    以上の部品を立体的に載設してなることを特徴とするＩ
    Ｃ実装構造。
JP26471091A 1991-10-14 1991-10-14 Ｉｃ実装構造 Pending JPH05110223A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP26471091A JPH05110223A (ja) 1991-10-14 1991-10-14 Ｉｃ実装構造

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP26471091A JPH05110223A (ja) 1991-10-14 1991-10-14 Ｉｃ実装構造

Publications (1)

Publication Number Publication Date
JPH05110223A true JPH05110223A (ja) 1993-04-30

Family

ID=17407112

Family Applications (1)

Application Number Title Priority Date Filing Date
JP26471091A Pending JPH05110223A (ja) 1991-10-14 1991-10-14 Ｉｃ実装構造

Country Status (1)

Country Link
JP (1) JPH05110223A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009064897A (ja) * 2007-09-05 2009-03-26 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009064897A (ja) * 2007-09-05 2009-03-26 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法

Similar Documents

Publication Publication Date Title
US5646831A (en) Electrically enhanced power quad flat pack arrangement
US5436500A (en) Surface mount semiconductor package
US4819041A (en) Surface mounted integrated circuit chip package and method for making same
JP2000133767A (ja) 積層化半導体パッケ―ジ及びその製造方法
US4934820A (en) Semiconductor device
JPH07283341A (ja) 表面取り付け型周辺リード及びボール・グリッド・アレー・パッケージ
JPH03169062A (ja) 半導体装置
JPH11243175A (ja) 複合半導体装置
JPH05110223A (ja) Ｉｃ実装構造
JPS59107551A (ja) 半導体装置
JP2524482B2 (ja) Ｑｆｐ構造半導体装置
JPH05243474A (ja) 半導体装置
JPH0521698A (ja) 半導体装置
JPH07193164A (ja) 半導体集積回路装置
JPS6347961A (ja) 半導体パツケ−ジ
JPH01220837A (ja) 半導体集積回路装置
JP2814006B2 (ja) 電子部品搭載用基板
JPH0758161A (ja) フィルムキャリヤ及びこのフィルムキャリヤを用いた半導体装置
JPS5915383B2 (ja) 半導体集積回路用実装化装置
JPS60235443A (ja) 半導体装置
JPH01318259A (ja) 混成集積回路装置
KR19990026232U (ko) 멀티 칩 세라믹 패키지
JP3221072B2 (ja) 樹脂封止型半導体装置
JPH0536889A (ja) 半導体装置
JPH01238152A (ja) 半導体装置