JPH0510995A - パルス幅測定装置 - Google Patents
パルス幅測定装置Info
- Publication number
- JPH0510995A JPH0510995A JP16315291A JP16315291A JPH0510995A JP H0510995 A JPH0510995 A JP H0510995A JP 16315291 A JP16315291 A JP 16315291A JP 16315291 A JP16315291 A JP 16315291A JP H0510995 A JPH0510995 A JP H0510995A
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- JP
- Japan
- Prior art keywords
- pulse width
- bit counter
- cpu
- measurement
- overflow
- Prior art date
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- Pending
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 ＣＰＵにパルス測定中の状態を知らせるため
に従来の測定終了割り込み信号のほかに、Ｎビットカウ
ンタのオーバーフローした時に発生する信号を設け正確
にパルスの幅を測定できるようにしようとするものであ
る。 【構成】 測定したいパルス幅をカウントするＮビット
カウンタ２にオーバーフロー検出回路４を設け、このオ
ーバーフロー検出回路４によってＮビットカウンタ２の
オーバーフローをＣＰＵに割り込みをかけることによっ
て，長い周期のパルス幅を測定することが可能としたも
のである。
に従来の測定終了割り込み信号のほかに、Ｎビットカウ
ンタのオーバーフローした時に発生する信号を設け正確
にパルスの幅を測定できるようにしようとするものであ
る。 【構成】 測定したいパルス幅をカウントするＮビット
カウンタ２にオーバーフロー検出回路４を設け、このオ
ーバーフロー検出回路４によってＮビットカウンタ２の
オーバーフローをＣＰＵに割り込みをかけることによっ
て，長い周期のパルス幅を測定することが可能としたも
のである。
Description
【０００１】
【産業上の利用分野】この発明は、パルス幅測定装置に
関する。
関する。
【０００２】
【従来の技術】従来、パルス幅測定装置は、図２に示す
ように制御回路１、Ｎビットカウンタ２及び、アンドゲ
ート３により構成されていた。測定すべきパルス入力信
号ＰＵＬＳＥを制御回路１に入力し制御回路１の出力カ
ウント制御信号ＣＯＵＮＴは基準クロックＭＣＬＫと共
にアンドゲート３に入力し、アンドゲート３の出力信号
ＣＣＬＫがＮビットカウンタ２に入力する。ここでカウ
ント制御信号ＣＯＵＮＴは、パルス幅を測定時にＨＩＧ
Ｈレベルとなる。また測定終了割り込み信号ＩＮＴＥは
制御回路１より出力しＣＰＵ（中央処理装置）に測定の
終了を知らせている。ー方ＣＰＵは制御回路１に対して
測定開始等の命令はデータバス５を通して指示しパルス
の幅は、ＣＰＵが測定を終了した割り込みを受け付ける
とＮビットカウンタ２の値を読み基準クロックＭＣＬＫ
の周期との計算によって得ることができるようになって
いた。
ように制御回路１、Ｎビットカウンタ２及び、アンドゲ
ート３により構成されていた。測定すべきパルス入力信
号ＰＵＬＳＥを制御回路１に入力し制御回路１の出力カ
ウント制御信号ＣＯＵＮＴは基準クロックＭＣＬＫと共
にアンドゲート３に入力し、アンドゲート３の出力信号
ＣＣＬＫがＮビットカウンタ２に入力する。ここでカウ
ント制御信号ＣＯＵＮＴは、パルス幅を測定時にＨＩＧ
Ｈレベルとなる。また測定終了割り込み信号ＩＮＴＥは
制御回路１より出力しＣＰＵ（中央処理装置）に測定の
終了を知らせている。ー方ＣＰＵは制御回路１に対して
測定開始等の命令はデータバス５を通して指示しパルス
の幅は、ＣＰＵが測定を終了した割り込みを受け付ける
とＮビットカウンタ２の値を読み基準クロックＭＣＬＫ
の周期との計算によって得ることができるようになって
いた。
【０００３】
【発明が解決しようとする課題】しかし、従来の技術で
はＣＰＵにパルス幅測定中の状態を知らせる方法が測定
終了割り込み信号ＩＮＴＥしかなく、もし測定すべくパ
ルス幅が大きく、Ｎビットカウンタ２がオーバーフロー
してしまった場合には、正しく測定することができずそ
のため、パルス幅を予測し、基準クロックＭＣＬＫの周
期を正確に行なわなければならなかった。
はＣＰＵにパルス幅測定中の状態を知らせる方法が測定
終了割り込み信号ＩＮＴＥしかなく、もし測定すべくパ
ルス幅が大きく、Ｎビットカウンタ２がオーバーフロー
してしまった場合には、正しく測定することができずそ
のため、パルス幅を予測し、基準クロックＭＣＬＫの周
期を正確に行なわなければならなかった。
【０００４】
【課題を解決するための手段】上記課題を解決するため
にこの発明は、ＣＰＵにパルス測定中の状態を知らせる
ために従来の測定終了割り込み信号ＩＮＴＥのほかに、
Ｎビットカウンタ２のオーバーフロー割り込み信号ＩＮ
ＴＯを設け正確にパルスの幅を測定できるようにしよう
とするものである。
にこの発明は、ＣＰＵにパルス測定中の状態を知らせる
ために従来の測定終了割り込み信号ＩＮＴＥのほかに、
Ｎビットカウンタ２のオーバーフロー割り込み信号ＩＮ
ＴＯを設け正確にパルスの幅を測定できるようにしよう
とするものである。
【０００５】
【作用】上記のように構成されたパルス幅測定装置で
は、ＣＰＵは測定終了割り込み信号ＩＮＴＥとＮビット
カウンタ２のオーバーフロー割り込み信号ＩＮＴＯを監
視することにより正確にパルス幅を測定することが可能
になる。
は、ＣＰＵは測定終了割り込み信号ＩＮＴＥとＮビット
カウンタ２のオーバーフロー割り込み信号ＩＮＴＯを監
視することにより正確にパルス幅を測定することが可能
になる。
【０００６】
【実施例】以下に、この発明のパルス幅測定装置の実施
例を図に基ずいて説明する。図１の回路は制御回路１、
Ｎビットカウンタ２、アンドゲート３、及びオーバーフ
ロー検出回路４により構成されている。測定すべきパル
ス入力信号ＰＵＬＳＥを制御回路１に入力し、制御回路
１の出力カウント制御信号ＣＯＵＮＴは基準クロックＭ
ＣＬＫと共にアンドゲート３に入力し、アンドゲート３
の出力信号ＣＣＬＫがＮビットカウンタ２に入力する。
ここでカウント制御信号ＣＯＵＮＴは、パルス幅を測定
時にＨＩＧＨレベルとなる。また測定終了割り込み信号
ＩＮＴＥは制御回路１より出力しＣＰＵに測定の終了を
知らせ、Ｎビットカウンタ２に接続されたオーバーフロ
ー検出回路４はＮビットカウンタ２がオーバーフローす
るとオーバーフロー割り込み信号ＩＮＴＯによってＣＰ
Ｕにカウンタがオーバーフローしたことを知らせてい
る。ー方ＣＰＵは制御回路１に対して測定開始等の命令
はデータバス５を通して指示でき、Ｎビットカウンタ２
も同様にデータバス５によってＣＰＵに接続され、カウ
ント値を読み書きできる構成となっている。
例を図に基ずいて説明する。図１の回路は制御回路１、
Ｎビットカウンタ２、アンドゲート３、及びオーバーフ
ロー検出回路４により構成されている。測定すべきパル
ス入力信号ＰＵＬＳＥを制御回路１に入力し、制御回路
１の出力カウント制御信号ＣＯＵＮＴは基準クロックＭ
ＣＬＫと共にアンドゲート３に入力し、アンドゲート３
の出力信号ＣＣＬＫがＮビットカウンタ２に入力する。
ここでカウント制御信号ＣＯＵＮＴは、パルス幅を測定
時にＨＩＧＨレベルとなる。また測定終了割り込み信号
ＩＮＴＥは制御回路１より出力しＣＰＵに測定の終了を
知らせ、Ｎビットカウンタ２に接続されたオーバーフロ
ー検出回路４はＮビットカウンタ２がオーバーフローす
るとオーバーフロー割り込み信号ＩＮＴＯによってＣＰ
Ｕにカウンタがオーバーフローしたことを知らせてい
る。ー方ＣＰＵは制御回路１に対して測定開始等の命令
はデータバス５を通して指示でき、Ｎビットカウンタ２
も同様にデータバス５によってＣＰＵに接続され、カウ
ント値を読み書きできる構成となっている。
【０００７】本発明の構成を用いてパルス幅を測定する
には、まずＣＰＵによってＮビットカウンタ２をクリア
し、次に制御回路１に測定開始の命令をあたえる。制御
回路１は、パルス入力信号ＰＵＬＳＥが有効な時にカウ
ント制御信号ＣＯＵＮＴをＨＩＧＨレベルの出力とし、
基準クロックＭＣＬＫとアンドゲート３によって論理積
された信号ＣＣＬＫがＮビットカウンタ２に入力され
る。Ｎビットカウンタ２は、入力されたＣＣＬＫの変化
によってカウントする。ここでＮビットカウンタ２の値
が２のＮ乗マイナス１（ＮはＮビットカウンタ２のＮ）
までに測定が終了し制御回路１の出力測定終了割り込み
信号ＩＮＴＥが発生した場合には従来の測定と同様にＣ
ＰＵはＮビットカウンタ２の値を読みだしてパルスの幅
を算出することができる。ところがＮビットカウンタ２
の値が２のＮ乗マイナス１以上になってしまった場合に
は、オーバーフロー検出回路４はＣＰＵにオーバーフロ
ー割り込み信号ＩＮＴＯを発生する。またＮビットカウ
ンタ２はオーバーフローしたため２のＮ乗マイナス１の
つぎに０より再度カウントをくり返している。
には、まずＣＰＵによってＮビットカウンタ２をクリア
し、次に制御回路１に測定開始の命令をあたえる。制御
回路１は、パルス入力信号ＰＵＬＳＥが有効な時にカウ
ント制御信号ＣＯＵＮＴをＨＩＧＨレベルの出力とし、
基準クロックＭＣＬＫとアンドゲート３によって論理積
された信号ＣＣＬＫがＮビットカウンタ２に入力され
る。Ｎビットカウンタ２は、入力されたＣＣＬＫの変化
によってカウントする。ここでＮビットカウンタ２の値
が２のＮ乗マイナス１（ＮはＮビットカウンタ２のＮ）
までに測定が終了し制御回路１の出力測定終了割り込み
信号ＩＮＴＥが発生した場合には従来の測定と同様にＣ
ＰＵはＮビットカウンタ２の値を読みだしてパルスの幅
を算出することができる。ところがＮビットカウンタ２
の値が２のＮ乗マイナス１以上になってしまった場合に
は、オーバーフロー検出回路４はＣＰＵにオーバーフロ
ー割り込み信号ＩＮＴＯを発生する。またＮビットカウ
ンタ２はオーバーフローしたため２のＮ乗マイナス１の
つぎに０より再度カウントをくり返している。
【０００８】ＣＰＵはオーバーフローしたことを知ると
その回数を記憶しておく、最終的に測定終了の割り込み
信号ＩＮＴＥが発生するとＣＰＵはＮビットカウンタ２
の値を読み出し読みだした値に測定終了までにオーバー
フロー割り込みの数と２のＮ乗マイナス１の積算値を加
えることにより測定期間に何回かの基準クロックＭＣＬ
Ｋが入力されたことがわかる。この値によりパルスの幅
を算出することができるものである。
その回数を記憶しておく、最終的に測定終了の割り込み
信号ＩＮＴＥが発生するとＣＰＵはＮビットカウンタ２
の値を読み出し読みだした値に測定終了までにオーバー
フロー割り込みの数と２のＮ乗マイナス１の積算値を加
えることにより測定期間に何回かの基準クロックＭＣＬ
Ｋが入力されたことがわかる。この値によりパルスの幅
を算出することができるものである。
【０００９】
【発明の効果】以上に、説明したように、この発明は、
測定したいパルス幅をカウントするＮビットカウンタに
オーバーフロー検出回路を設け、このオーバーフロー検
出回路によってＮビットカウンタのオーバーフローをＣ
ＰＵに割り込みをかけることによって，長い周期のパル
ス幅を測定することが可能になった。また基準クロック
ＭＣＬＫを短い周期にすることにより従来以上の精度で
パルスの幅を測定することができるものである。
測定したいパルス幅をカウントするＮビットカウンタに
オーバーフロー検出回路を設け、このオーバーフロー検
出回路によってＮビットカウンタのオーバーフローをＣ
ＰＵに割り込みをかけることによって，長い周期のパル
ス幅を測定することが可能になった。また基準クロック
ＭＣＬＫを短い周期にすることにより従来以上の精度で
パルスの幅を測定することができるものである。
【図１】この発明にかかるシステム構成図である。
【図２】従来のシステム構成図である。
１ 制御回路 ２ Ｎビットカウンタ ３ アンドゲート ４ オーバーフロー検出回路 ５ データバス
Claims (1)
- 【特許請求の範囲】 【請求項１】 ＣＰＵに接続された制御回路及びカウン
タと、カウンタに接続されたフロー検出回路からなり、
カウンタの入力クロックとして制御回路出力と被測定パ
ルス入力の論理積が入力されるパルス幅測定装置におい
て、ＣＰＵはパルス幅測定状態を２種類の割り込み信号
によつて認識することを特徴とするパルス幅測定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16315291A JPH0510995A (ja) | 1991-07-03 | 1991-07-03 | パルス幅測定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16315291A JPH0510995A (ja) | 1991-07-03 | 1991-07-03 | パルス幅測定装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0510995A true JPH0510995A (ja) | 1993-01-19 |
Family
ID=15768217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16315291A Pending JPH0510995A (ja) | 1991-07-03 | 1991-07-03 | パルス幅測定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0510995A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011191178A (ja) * | 2010-03-15 | 2011-09-29 | Tesetsuku:Kk | 時間幅測定装置 |
| KR20150143270A (ko) | 2013-06-03 | 2015-12-23 | 쥬가이로 고교 가부시키가이샤 | 스터드 볼트 접속 부재 및 공업로의 내면 개수 방법 |
| CN106707034A (zh) * | 2016-12-26 | 2017-05-24 | 哈尔滨工业大学 | 基于Windows***函数和多线程技术的脉冲信号检测方法 |
-
1991
- 1991-07-03 JP JP16315291A patent/JPH0510995A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011191178A (ja) * | 2010-03-15 | 2011-09-29 | Tesetsuku:Kk | 時間幅測定装置 |
| KR20150143270A (ko) | 2013-06-03 | 2015-12-23 | 쥬가이로 고교 가부시키가이샤 | 스터드 볼트 접속 부재 및 공업로의 내면 개수 방법 |
| CN106707034A (zh) * | 2016-12-26 | 2017-05-24 | 哈尔滨工业大学 | 基于Windows***函数和多线程技术的脉冲信号检测方法 |
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