JPH05109742A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05109742A JPH05109742A JP26582291A JP26582291A JPH05109742A JP H05109742 A JPH05109742 A JP H05109742A JP 26582291 A JP26582291 A JP 26582291A JP 26582291 A JP26582291 A JP 26582291A JP H05109742 A JPH05109742 A JP H05109742A
- Authority
- JP
- Japan
- Prior art keywords
- base
- type
- layer
- collector
- compensation base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【目的】バイポーラトランジスタのコレクタ−ベース間
容量を削減する。 【構成】素子動作時に補償ベース4からコレクタ領域
(N型エピタキシャル層3)に発生する空乏層12が絶
縁分離層7に接するように近づける。
容量を削減する。 【構成】素子動作時に補償ベース4からコレクタ領域
(N型エピタキシャル層3)に発生する空乏層12が絶
縁分離層7に接するように近づける。
Description
【0001】
【産業上の利用分野】本発明はバイポーラトランジスタ
に関するものである。
に関するものである。
【0002】
【従来の技術】従来の高速バイポーラトランジスタは、
図2(a)に示すSST構造が一般的である。
図2(a)に示すSST構造が一般的である。
【0003】トランジスタが動作するときは、拡大断面
図である図2(b)に示すようにベース5および補償ベ
ース4からコレクタ領域3へ空乏層12が伸びる。N型
エピタキシャル層3の濃度が5×1015cm-3のとき、
コレクタ−ベース間電圧が拡散電位(built−in
potential)である0.7V程度であって
も、空乏層12の厚さは0.4μmになる。
図である図2(b)に示すようにベース5および補償ベ
ース4からコレクタ領域3へ空乏層12が伸びる。N型
エピタキシャル層3の濃度が5×1015cm-3のとき、
コレクタ−ベース間電圧が拡散電位(built−in
potential)である0.7V程度であって
も、空乏層12の厚さは0.4μmになる。
【0004】図2(b)の絶縁分離領域7と補償ベース
4との距離Dが空乏層の厚さXよりも大きくなると、空
乏層端から酸化膜8を介して絶縁分離領域7までの間
に、コレクタ領域(N型エピタキシャル層3)とベース
引出層であるポリシリコン9とによって構成される容量
C3 が生じる。補償ベース4とコレクタ領域(N型エピ
タキシャル層3)との接合の側面部には容量C2 が生じ
る。
4との距離Dが空乏層の厚さXよりも大きくなると、空
乏層端から酸化膜8を介して絶縁分離領域7までの間
に、コレクタ領域(N型エピタキシャル層3)とベース
引出層であるポリシリコン9とによって構成される容量
C3 が生じる。補償ベース4とコレクタ領域(N型エピ
タキシャル層3)との接合の側面部には容量C2 が生じ
る。
【0005】したがって、コレクタ−ベース間容量はC
2 +C3と接合の底面部の容量C1 との総和となって容
量が増大し、トランジスタの高速化に大きな障害となっ
ている。
2 +C3と接合の底面部の容量C1 との総和となって容
量が増大し、トランジスタの高速化に大きな障害となっ
ている。
【0006】この容量の低減策として特開昭63−25
3664のバイポーラトランジスタについて、図3
(a)およびその拡大断面図である図3(b)を参照し
て説明する。
3664のバイポーラトランジスタについて、図3
(a)およびその拡大断面図である図3(b)を参照し
て説明する。
【0007】N- 型(または真性半導体)エピタキシャ
ル層13を形成することにより、素子分離領域と補償ベ
ース4との間の基板表面をトランジスタ動作時に空乏層
としている。すなわち図2(a),(b)と比較して容
量C3 を削減している。
ル層13を形成することにより、素子分離領域と補償ベ
ース4との間の基板表面をトランジスタ動作時に空乏層
としている。すなわち図2(a),(b)と比較して容
量C3 を削減している。
【0008】
【発明が解決しようとする課題】従来のバイポーラトラ
ンジスタにおいて、基板表面近傍を空乏化するには真性
半導体層またはN- 型エピタキシャル層を形成する必要
がある。
ンジスタにおいて、基板表面近傍を空乏化するには真性
半導体層またはN- 型エピタキシャル層を形成する必要
がある。
【0009】真性半導体層やN- 型エピタキシャル層を
再現性良く形成することは難しく、リーク電流を増大さ
せる恐れがある。しかも空乏化してもC3 を完全になく
すことはできないので、高速化ができなかった。
再現性良く形成することは難しく、リーク電流を増大さ
せる恐れがある。しかも空乏化してもC3 を完全になく
すことはできないので、高速化ができなかった。
【0010】
【課題を解決するための手段】本発明の半導体装置は、
補償ベースと絶縁分離層とを有するバイポーラトランジ
スタにおいて、素子動作時に前記補償ベースからコレク
タ領域に伸びる空乏層と絶縁分離層とが接していること
を特徴とするものである。
補償ベースと絶縁分離層とを有するバイポーラトランジ
スタにおいて、素子動作時に前記補償ベースからコレク
タ領域に伸びる空乏層と絶縁分離層とが接していること
を特徴とするものである。
【0011】
【実施例】本発明の一実施例について、図1(a)の断
面図およびその拡大図である図1(b)を参照して説明
する。
面図およびその拡大図である図1(b)を参照して説明
する。
【0012】P型半導体基板1上に選択的に形成された
N+ 型埋込コレクタ2の上に厚さ1μmのN型エピタキ
シャル層3が形成されている。さらにP+ 型補償ベース
4とP型ベース5が形成され、P型ベース5内にN型エ
ミッタ6が形成されている。
N+ 型埋込コレクタ2の上に厚さ1μmのN型エピタキ
シャル層3が形成されている。さらにP+ 型補償ベース
4とP型ベース5が形成され、P型ベース5内にN型エ
ミッタ6が形成されている。
【0013】このバイポーラトランジスタもSST構造
なので、エミッタ、ベース、補償ベースを1回のPR工
程で形成することができる。補償ベースおよびベースを
エミッタに対して高精度に位置合せして、コレクタ−ベ
ース間容量の小さいトランジスタを実現することができ
る。
なので、エミッタ、ベース、補償ベースを1回のPR工
程で形成することができる。補償ベースおよびベースを
エミッタに対して高精度に位置合せして、コレクタ−ベ
ース間容量の小さいトランジスタを実現することができ
る。
【0014】ベース電極は補償ベース4からポリシリコ
ン9により引き出して、アルミ電極10に接続してい
る。
ン9により引き出して、アルミ電極10に接続してい
る。
【0015】素子間分離およびコレクタ引出部11と補
償ベース4との分離のために、N型エピタキシャル層3
の厚さ(1μm)以上の絶縁分離層7が形成されてい
る。そしてこの絶縁分離層7と補償ベース4との距離X
を0.1〜0.3μmとする。
償ベース4との分離のために、N型エピタキシャル層3
の厚さ(1μm)以上の絶縁分離層7が形成されてい
る。そしてこの絶縁分離層7と補償ベース4との距離X
を0.1〜0.3μmとする。
【0016】この距離Xを0μmすなわち補償ベース4
と絶縁分離層7とが直接接しても良いが、製造歩留の点
から両者は離した方が良い。N型エピタキシャル層3の
濃度が5×1015cm-3のとき、動作時には空乏層12
が補償ベース4からコレクタ(N型エピタキシャル層
3)へ伸びて、絶縁分離層7と空乏層12とが接してい
る。
と絶縁分離層7とが直接接しても良いが、製造歩留の点
から両者は離した方が良い。N型エピタキシャル層3の
濃度が5×1015cm-3のとき、動作時には空乏層12
が補償ベース4からコレクタ(N型エピタキシャル層
3)へ伸びて、絶縁分離層7と空乏層12とが接してい
る。
【0017】
【発明の効果】動作時に補償ベースからコレクタへ発生
する空乏層が絶縁分離層に接するように近づけた。その
結果、補償ベースと素子間分離用の絶縁分離層との間に
生じるコレクタ−ベース間容量を小さくすることにより
高速バイポーラトランジスタを実現することができた。
する空乏層が絶縁分離層に接するように近づけた。その
結果、補償ベースと素子間分離用の絶縁分離層との間に
生じるコレクタ−ベース間容量を小さくすることにより
高速バイポーラトランジスタを実現することができた。
【図1】(a)は本発明の一実施例を示す断面図であ
る。(b)は(a)の拡大図である。
る。(b)は(a)の拡大図である。
【図2】(a)は従来のSST構造の高速バイポーラト
ランジスタを示す断面図である。(b)は(a)の拡大
図である。
ランジスタを示す断面図である。(b)は(a)の拡大
図である。
【図3】(a)は従来のSST構造の高速バイポーラト
ランジスタを示す断面図である。(b)は(a)の拡大
図である。
ランジスタを示す断面図である。(b)は(a)の拡大
図である。
1 P型半導体基板 2 N+ 型埋込コレクタ 3 N型エピタキシャル層 4 補償ベース 5 ベース 6 エミッタ 7 絶縁分離層 8 酸化膜 9 ポリシリコン 10 アルミ電極 11 コレクタ引出部 12 空乏層 13 N- 型エピタキシャル層 C1 補償ベースとコレクタ領域(N型エピタキシャ
ル層)との接合の底面部の容量 C2 補償ベースとコレクタ領域(N型エピタキシャ
ル層)との接合の側面部の容量 C3 空乏層端から酸化膜を介して絶縁分離領域まで
の間に、コレクタ領域(N型エピタキシャル層)とベー
ス引出層であるポリシリコンとによって構成される容量 D 絶縁分離領域と補償ベースとの距離 X 空乏層の厚さ
ル層)との接合の底面部の容量 C2 補償ベースとコレクタ領域(N型エピタキシャ
ル層)との接合の側面部の容量 C3 空乏層端から酸化膜を介して絶縁分離領域まで
の間に、コレクタ領域(N型エピタキシャル層)とベー
ス引出層であるポリシリコンとによって構成される容量 D 絶縁分離領域と補償ベースとの距離 X 空乏層の厚さ
Claims (1)
- 【請求項1】 補償ベースと絶縁分離層とを有するバイ
ポーラトランジスタにおいて、素子動作時に前記補償ベ
ースからコレクタ領域に伸びる空乏層と絶縁分離層とが
接していることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26582291A JPH05109742A (ja) | 1991-10-15 | 1991-10-15 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26582291A JPH05109742A (ja) | 1991-10-15 | 1991-10-15 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05109742A true JPH05109742A (ja) | 1993-04-30 |
Family
ID=17422542
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26582291A Pending JPH05109742A (ja) | 1991-10-15 | 1991-10-15 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05109742A (ja) |
-
1991
- 1991-10-15 JP JP26582291A patent/JPH05109742A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH06349849A (ja) | 高耐圧薄膜半導体装置 | |
US5095351A (en) | Semiconductor device having bipolar transistor and method of producing the same | |
JP4608205B2 (ja) | サブコレクタとしての多数キャリア蓄積層を有するバイポーラ・トランジスタ | |
US4884116A (en) | Double diffused mosfet with potential biases | |
US5448104A (en) | Bipolar transistor with base charge controlled by back gate bias | |
US5059547A (en) | Method of manufacturing double diffused mosfet with potential biases | |
JPH09260715A (ja) | ホトダイオード内蔵半導体集積回路 | |
JPH0888290A (ja) | 半導体装置およびその使用方法 | |
JPH06151728A (ja) | 半導体集積回路装置 | |
JPH05109742A (ja) | 半導体装置 | |
JP3438359B2 (ja) | 半導体装置 | |
JPH0521442A (ja) | 半導体装置 | |
JP2853761B2 (ja) | 半導体装置およびその製造方法 | |
JP3146582B2 (ja) | Soi構造の縦型バイポーラトランジスタとその製造方法 | |
JP3150420B2 (ja) | バイポーラ集積回路とその製造方法 | |
JPS6276775A (ja) | 半導体装置 | |
JP3311037B2 (ja) | 半導体装置 | |
JPH0520909B2 (ja) | ||
JPH0558256B2 (ja) | ||
JPS61269373A (ja) | 半導体装置 | |
JPH11330083A (ja) | ラテラルバイポーラトランジスタ | |
JPH02246338A (ja) | 半導体装置 | |
JPH0574791A (ja) | 半導体装置 | |
JPS6047463A (ja) | 半導体集積回路装置 | |
JPH07130755A (ja) | バイポーラトランジスタ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010410 |