JPH05109728A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05109728A JPH05109728A JP3267413A JP26741391A JPH05109728A JP H05109728 A JPH05109728 A JP H05109728A JP 3267413 A JP3267413 A JP 3267413A JP 26741391 A JP26741391 A JP 26741391A JP H05109728 A JPH05109728 A JP H05109728A
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
- H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
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- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/945—Special, e.g. metal
Abstract
(57)【要約】
【目的】配線をメッキプロセスで形成する場合に、メッ
キ液の劣化による形状異常、メッキマスクの亀裂による
パターン間ショート及び電解メッキ時の電流経路をエッ
チングする場合のエッチング物の再付着、サイドエッチ
ング等の問題を解決する。 【構成】フォトレジストパターン５を用いてまずアルミ
４をエッチングし、続いてこのパターニングされたアル
ミ４をメッキ用のマスクとして用いてメッキ金６のパタ
ーンを形成する。
キ液の劣化による形状異常、メッキマスクの亀裂による
パターン間ショート及び電解メッキ時の電流経路をエッ
チングする場合のエッチング物の再付着、サイドエッチ
ング等の問題を解決する。 【構成】フォトレジストパターン５を用いてまずアルミ
４をエッチングし、続いてこのパターニングされたアル
ミ４をメッキ用のマスクとして用いてメッキ金６のパタ
ーンを形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
にかかり、特に配線の形成方法に関する。
にかかり、特に配線の形成方法に関する。
【０００２】
【従来の技術】半導体基板にトランジスタ、コンデンサ
等の素子を形成した後、それらを接続する配線を形成す
る場合、加工の容易性等から一般にはアルミニウム（以
後 アルミ と記す）が使用されてきた。しかし近年、
エレクトロマイグレーション等の信頼性上の問題からア
ルミの代わりに金が使用されるようになってきた。金
は、エッチングによるパターン形成が困難なため、図３
に示すようなメッキプロセスが使用されている。
等の素子を形成した後、それらを接続する配線を形成す
る場合、加工の容易性等から一般にはアルミニウム（以
後 アルミ と記す）が使用されてきた。しかし近年、
エレクトロマイグレーション等の信頼性上の問題からア
ルミの代わりに金が使用されるようになってきた。金
は、エッチングによるパターン形成が困難なため、図３
に示すようなメッキプロセスが使用されている。
【０００３】まず、素子形成が終った半導体基板１上
に、バリア膜ここでは、ＴｉＷ（チタン・タングステ
ン）膜２及びＡｕ（金）膜３をスパッタにより形成す
る。尚、これらの膜が形成される半導体基板１の表面
は、通常は絶縁膜の表面である。続いて配線形成部以外
の部分にフォトレジストパターン５を形成する（図３
（ａ））。このフォトレジストパターン５をマスクとし
て電解メッキ等の方法を用いてメッキ金６を成長させ
る。この時、スパッタＴｉＷ膜２及びスパッタＡｕ膜３
はメッキ電流路として使用する（図３（ｂ））。最後に
フォトレジスト５を薬品等により除去し、メッキ金膜６
をマスクとしてスパッタＡｕ膜３とスパッタＴｉＷ膜２
を、マグネトロンイオンエッチ等のドライプロセス又
は、王水、過酸化水素当のウエットプロセスによりエッ
チング除去する（図３（ｃ））。
に、バリア膜ここでは、ＴｉＷ（チタン・タングステ
ン）膜２及びＡｕ（金）膜３をスパッタにより形成す
る。尚、これらの膜が形成される半導体基板１の表面
は、通常は絶縁膜の表面である。続いて配線形成部以外
の部分にフォトレジストパターン５を形成する（図３
（ａ））。このフォトレジストパターン５をマスクとし
て電解メッキ等の方法を用いてメッキ金６を成長させ
る。この時、スパッタＴｉＷ膜２及びスパッタＡｕ膜３
はメッキ電流路として使用する（図３（ｂ））。最後に
フォトレジスト５を薬品等により除去し、メッキ金膜６
をマスクとしてスパッタＡｕ膜３とスパッタＴｉＷ膜２
を、マグネトロンイオンエッチ等のドライプロセス又
は、王水、過酸化水素当のウエットプロセスによりエッ
チング除去する（図３（ｃ））。
【０００４】
【発明が解決しようとする課題】この従来のメッキプロ
セスでは、メッキ時のマスクとしてフォトレジストパタ
ーンを使用するため、メッキ液中にフォトレジストの一
部が溶解する。この溶解したフォトレジストによりメッ
キ液の質が低下し、メッキ金の局部的な成長速度の変化
による形状異常が発生するため、液交換頻度を多くする
必要がある。
セスでは、メッキ時のマスクとしてフォトレジストパタ
ーンを使用するため、メッキ液中にフォトレジストの一
部が溶解する。この溶解したフォトレジストによりメッ
キ液の質が低下し、メッキ金の局部的な成長速度の変化
による形状異常が発生するため、液交換頻度を多くする
必要がある。
【０００５】また、ポジ型フォトレジストはアルカリ性
のメッキ液に対し、亀裂を生じやすくその部分からメッ
キ液にが浸入し、パターン間のショートを生じやすい。
のメッキ液に対し、亀裂を生じやすくその部分からメッ
キ液にが浸入し、パターン間のショートを生じやすい。
【０００６】更に、フォトレジストパターンは、パター
ン端が順テーパーとなりやすくメッキ金を成長した時、
メッキ金のパターン端は逆テーパーとなりやすい。これ
は、メッキ前に行うポストベークにより更に顕著にな
る。このため、スパッタ金およびスパッタＴｉＷをマグ
ネトロンイオンエッチで除去する場合、この逆テーパー
部にエッチング物の再付着が発生し、後工程で剥れてパ
ターン間ショートとなりやすい。
ン端が順テーパーとなりやすくメッキ金を成長した時、
メッキ金のパターン端は逆テーパーとなりやすい。これ
は、メッキ前に行うポストベークにより更に顕著にな
る。このため、スパッタ金およびスパッタＴｉＷをマグ
ネトロンイオンエッチで除去する場合、この逆テーパー
部にエッチング物の再付着が発生し、後工程で剥れてパ
ターン間ショートとなりやすい。
【０００７】また、ウエットプロセスでスパッタ金及び
スパッタＴｉＷを除去する場合、これらのスパッタ膜が
メッキ電流の経路として使用されるため、金メッキ後に
しか除去できず、ウェットエッチ時、メッキ金の下まで
サイドエッチされるという問題があった。
スパッタＴｉＷを除去する場合、これらのスパッタ膜が
メッキ電流の経路として使用されるため、金メッキ後に
しか除去できず、ウェットエッチ時、メッキ金の下まで
サイドエッチされるという問題があった。
【０００８】
【課題を解決するための手段】本発明の特徴は、半導体
基板上に配線をメッキプロセスにより形成する際に、ア
ルミニウム膜のパターンをマスクとしてメッキを行なう
半導体装置の製造方法である。より具体的には、本発明
の特徴は、半導体基板上にアルミニウム膜を形成する工
程と、前記アルミニウム膜上にフォトレジストパターン
を形成する工程と、前記フォトレジストパターンをマス
クにして前記アルミニウム膜をパターニングする工程
と、前記パターニングされたアルミニウム膜をマスクに
して電解メッキを行ない金属配線を形成する工程とを有
する半導体装置の製造方法にある。例えば、この電解メ
ッキは金のメッキであり、金属配線は金の配線である。
基板上に配線をメッキプロセスにより形成する際に、ア
ルミニウム膜のパターンをマスクとしてメッキを行なう
半導体装置の製造方法である。より具体的には、本発明
の特徴は、半導体基板上にアルミニウム膜を形成する工
程と、前記アルミニウム膜上にフォトレジストパターン
を形成する工程と、前記フォトレジストパターンをマス
クにして前記アルミニウム膜をパターニングする工程
と、前記パターニングされたアルミニウム膜をマスクに
して電解メッキを行ない金属配線を形成する工程とを有
する半導体装置の製造方法にある。例えば、この電解メ
ッキは金のメッキであり、金属配線は金の配線である。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１は第１の実施列の配線メッキプロセスを示す断
面図である。トランジスターやコンデンサー形成しフィ
ールド絶縁膜を含む各絶縁膜を表面に形成した半導体基
板の上にＴｉＷ膜２及びＡｕ膜３をそれぞれ１００ｎｍ
（ナノメータ）の膜厚にスパッタにより形成する。続い
て、アルミ膜４を、配線メッキで形成するメッキ金６よ
り２０％程度厚くスパッタにより堆積する。その後、フ
ォトリソグラフィプロセスを使用してメッキ金６を形成
する部分を除いてフォトレジストパターン５を形成す
る。このフォトレジストパターン５をマスクとしてアル
ミ４をＣｌ3 、ＢＣｌ3 、Ｏ2 ガスを用いてドライプロ
セスによりエッチングする。この時、Ｃｌ3 ガスの流量
を適当に選ぶことにより、アルミパターンの端を逆テー
パー状にする（図１（ａ））。
る。図１は第１の実施列の配線メッキプロセスを示す断
面図である。トランジスターやコンデンサー形成しフィ
ールド絶縁膜を含む各絶縁膜を表面に形成した半導体基
板の上にＴｉＷ膜２及びＡｕ膜３をそれぞれ１００ｎｍ
（ナノメータ）の膜厚にスパッタにより形成する。続い
て、アルミ膜４を、配線メッキで形成するメッキ金６よ
り２０％程度厚くスパッタにより堆積する。その後、フ
ォトリソグラフィプロセスを使用してメッキ金６を形成
する部分を除いてフォトレジストパターン５を形成す
る。このフォトレジストパターン５をマスクとしてアル
ミ４をＣｌ3 、ＢＣｌ3 、Ｏ2 ガスを用いてドライプロ
セスによりエッチングする。この時、Ｃｌ3 ガスの流量
を適当に選ぶことにより、アルミパターンの端を逆テー
パー状にする（図１（ａ））。
【００１０】次に、フォトレジスト５を薬品等により除
去する。この後、Ｏ2 のアッシング装置により表面を軽
く酸化する。続いて、アルミ４をマスクとして膜２、３
を電流路として電解メッキにより、メッキ金６を成長さ
せる。この時、アルミ４はメッキ金６の目標厚より２０
％程度厚くしてあるため、メッキ金６がアルミ４より厚
くなることはない。又、メッキ金はアルミ４上には成長
しにくい特性があり、スパッタ金上に選択的に成長す
る。上記アルミ表面の酸化は、この選択性を更に顕著に
させるものである（図１（ｂ））。
去する。この後、Ｏ2 のアッシング装置により表面を軽
く酸化する。続いて、アルミ４をマスクとして膜２、３
を電流路として電解メッキにより、メッキ金６を成長さ
せる。この時、アルミ４はメッキ金６の目標厚より２０
％程度厚くしてあるため、メッキ金６がアルミ４より厚
くなることはない。又、メッキ金はアルミ４上には成長
しにくい特性があり、スパッタ金上に選択的に成長す
る。上記アルミ表面の酸化は、この選択性を更に顕著に
させるものである（図１（ｂ））。
【００１１】最後に、アルミ４をリン酸系の薬品でエッ
チン除去し、露呈するスパッタ金膜３およびスパッタＴ
ｉＷ膜２の部分を、マグネトロンイオンエッチにより、
メッキ金をマスクとしてエッチング除去し、メッキ金の
配線を形成する（図１（ｃ））。
チン除去し、露呈するスパッタ金膜３およびスパッタＴ
ｉＷ膜２の部分を、マグネトロンイオンエッチにより、
メッキ金をマスクとしてエッチング除去し、メッキ金の
配線を形成する（図１（ｃ））。
【００１２】本実施例では、電解メッキとしてアルミの
マスクを使用しているため、メッキ液中に有機物が混入
することがなく、メッキ液の劣化が少ない。また、ポジ
型フォトレジストで発生する亀裂もない。
マスクを使用しているため、メッキ液中に有機物が混入
することがなく、メッキ液の劣化が少ない。また、ポジ
型フォトレジストで発生する亀裂もない。
【００１３】更に、アルミ膜４の端を逆テーパーとする
ことができるため、メッキ金６の端は順テーパーとな
り、マグレトロンイオンエッチ時、エッチング物の再付
着を防止できる。
ことができるため、メッキ金６の端は順テーパーとな
り、マグレトロンイオンエッチ時、エッチング物の再付
着を防止できる。
【００１４】また、フォトレジストをマスクとした場合
は、メッキ金６が成長するとともに、フォトレジストが
圧迫され、メッキ金６の端が丸くなるが、アルミ膜４の
マスクの場合はメッキ金６の端は直線状になる。
は、メッキ金６が成長するとともに、フォトレジストが
圧迫され、メッキ金６の端が丸くなるが、アルミ膜４の
マスクの場合はメッキ金６の端は直線状になる。
【００１５】図２は本発明の第２の実施例のメッキプロ
セである。第１の実施例と同様に半導体基板１上にＴｉ
Ｗ膜２および金膜３をスパッタにより形成した後、フォ
トリソグラフィプロセスを使用して、メッキ金６が形成
される部分に、メッキ金６の幅より片側０．２μｍ程度
広くフォトレジストパターン５を形成する。続いて、こ
のフォトレジスト５をマスクとして王水でスパッタ金３
をエッチング除去し、ＳＦ6 ガス又はＣＦ4 ガスでスパ
ッタＴｉＷ膜をエッチング除去する。その後、第１の実
施例と同様の方法でアルミマスクの形成及びメッキ金６
の形成をおこない、アルミをエッチング除去する。
セである。第１の実施例と同様に半導体基板１上にＴｉ
Ｗ膜２および金膜３をスパッタにより形成した後、フォ
トリソグラフィプロセスを使用して、メッキ金６が形成
される部分に、メッキ金６の幅より片側０．２μｍ程度
広くフォトレジストパターン５を形成する。続いて、こ
のフォトレジスト５をマスクとして王水でスパッタ金３
をエッチング除去し、ＳＦ6 ガス又はＣＦ4 ガスでスパ
ッタＴｉＷ膜をエッチング除去する。その後、第１の実
施例と同様の方法でアルミマスクの形成及びメッキ金６
の形成をおこない、アルミをエッチング除去する。
【００１６】この第２の実施例では、メッキ金６を形成
する前にスパッタ金３およびスパッタＴｉＷ２をエッチ
ングするため、パターン形成を容易におこなうことがで
きる。これは、電解メッキ時にアルミ４をマスクとして
使用するため同時にメッキ電流の経路をアルミ４で確保
することができるためである。この時、スパッタＴｉＷ
膜３及びスパッタ金膜２とアルミ４との重なりは０．２
μｍ程度あれば十分である。
する前にスパッタ金３およびスパッタＴｉＷ２をエッチ
ングするため、パターン形成を容易におこなうことがで
きる。これは、電解メッキ時にアルミ４をマスクとして
使用するため同時にメッキ電流の経路をアルミ４で確保
することができるためである。この時、スパッタＴｉＷ
膜３及びスパッタ金膜２とアルミ４との重なりは０．２
μｍ程度あれば十分である。
【００１７】
【発明の効果】以上説明したように、本発明は、半導体
基板上に配線をメッキプロセスにより形成する場合に、
従来のフォトレジストの代りにアルミ膜をマスクとして
使用するので、メッキ液への有機物の混入によるメッキ
金の形状異常の発生や、ポジ型フォトレジストの亀裂に
よるパターン間ショートの発生を防止できるととも、電
解メッキ時に使用した電流経路のエッチング除去時の再
付着物、サイドエッチ等の問題を解決できるという効果
を有する。
基板上に配線をメッキプロセスにより形成する場合に、
従来のフォトレジストの代りにアルミ膜をマスクとして
使用するので、メッキ液への有機物の混入によるメッキ
金の形状異常の発生や、ポジ型フォトレジストの亀裂に
よるパターン間ショートの発生を防止できるととも、電
解メッキ時に使用した電流経路のエッチング除去時の再
付着物、サイドエッチ等の問題を解決できるという効果
を有する。
【図１】本発明の第１の実施例の配線メッキプロセスを
示す断面図。
示す断面図。
【図２】本発明の第２の実施例の配線メッキプロセスを
示す断面図。
示す断面図。
【図３】従来技術の配線メッキプロセスを示す断面図。
１ 半導体装置 ２ スパッタＴｉＷ膜 ３ スパッタ金膜 ４ アルミ膜 ５ フォトレジスト ６ メッキ金
Claims (3)
- 【請求項１】 半導体基板上に配線をメッキプロセスに
より形成する際に、アルミニウム膜のパターンをマスク
としてメッキを行なうことを特徴とする半導体装置の製
造方法。 - 【請求項２】 半導体基板上にアルミニウム膜を形成す
る工程と、前記アルミニウム膜上にフォトレジストパタ
ーンを形成する工程と、前記フォトレジストパターンを
マスクにして前記アルミニウム膜をパターニングする工
程と、前記パターニングされたアルミニウム膜をマスク
にして電解メッキを行ない金属配線を形成する工程とを
有することを特徴とする半導体装置の製造方法。 - 【請求項３】 電解メッキは金のメッキであり、金属配
線は金の配線である請求項１もしくは請求項２に記載の
半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3267413A JPH05109728A (ja) | 1991-10-16 | 1991-10-16 | 半導体装置の製造方法 |
| US07/960,789 US5340773A (en) | 1991-10-16 | 1992-10-14 | Method of fabricating a semiconductor device |
| EP19920309496 EP0538064A3 (en) | 1991-10-16 | 1992-10-16 | Method of fabricating wiring on a semiconductor substrate using a plating process |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3267413A JPH05109728A (ja) | 1991-10-16 | 1991-10-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05109728A true JPH05109728A (ja) | 1993-04-30 |
Family
ID=17444507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3267413A Pending JPH05109728A (ja) | 1991-10-16 | 1991-10-16 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5340773A (ja) |
| EP (1) | EP0538064A3 (ja) |
| JP (1) | JPH05109728A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100384867B1 (ko) * | 2001-05-03 | 2003-05-23 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
| KR100939109B1 (ko) * | 2002-12-26 | 2010-01-28 | 주식회사 하이닉스반도체 | 반도체소자 제조방법 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970006733B1 (ko) * | 1993-12-14 | 1997-04-29 | 엘지전자 주식회사 | 박막트랜지스터 제조방법 |
| JPH07273118A (ja) * | 1994-03-28 | 1995-10-20 | Toshiba Corp | 配線、電極の形成方法 |
| US6022803A (en) * | 1997-02-26 | 2000-02-08 | Nec Corporation | Fabrication method for semiconductor apparatus |
| TW417165B (en) * | 1999-06-23 | 2001-01-01 | Taiwan Semiconductor Mfg | Manufacturing method for reducing the critical dimension of the wire and gap |
| US20020000380A1 (en) * | 1999-10-28 | 2002-01-03 | Lyndon W. Graham | Method, chemistry, and apparatus for noble metal electroplating on a microelectronic workpiece |
| JP3714466B2 (ja) * | 2002-01-21 | 2005-11-09 | ユーディナデバイス株式会社 | 半導体装置及びその製造方法 |
| US20040192059A1 (en) * | 2003-03-28 | 2004-09-30 | Mosel Vitelic, Inc. | Method for etching a titanium-containing layer prior to etching an aluminum layer in a metal stack |
| US20050230262A1 (en) * | 2004-04-20 | 2005-10-20 | Semitool, Inc. | Electrochemical methods for the formation of protective features on metallized features |
| US8621749B2 (en) | 2010-03-12 | 2014-01-07 | Taiwan Green Point Enterprises Co., Ltd | Non-deleterious technique for creating continuous conductive circuits |
| US20120273261A1 (en) * | 2010-10-20 | 2012-11-01 | Taiwan Green Point Enterprises Co., Ltd. | Circuit substrate having a circuit pattern and method for making the same |
| US8952919B2 (en) | 2011-02-25 | 2015-02-10 | Taiwan Green Point Enterprises Co., Ltd. | Capacitive touch sensitive housing and method for making the same |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4330343A (en) * | 1979-01-04 | 1982-05-18 | The United States Of America As Represented By The Secretary Of The Navy | Refractory passivated ion-implanted GaAs ohmic contacts |
| JPS63238288A (ja) * | 1987-03-27 | 1988-10-04 | Fujitsu Ltd | ドライエツチング方法 |
| US4988412A (en) * | 1988-12-27 | 1991-01-29 | General Electric Company | Selective electrolytic desposition on conductive and non-conductive substrates |
| US4919748A (en) * | 1989-06-30 | 1990-04-24 | At&T Bell Laboratories | Method for tapered etching |
| US5156996A (en) * | 1991-04-12 | 1992-10-20 | Itt Corporation | Method for forming gold ribbon connectors for microwave integrated circuits |
-
1991
- 1991-10-16 JP JP3267413A patent/JPH05109728A/ja active Pending
-
1992
- 1992-10-14 US US07/960,789 patent/US5340773A/en not_active Expired - Fee Related
- 1992-10-16 EP EP19920309496 patent/EP0538064A3/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100384867B1 (ko) * | 2001-05-03 | 2003-05-23 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
| KR100939109B1 (ko) * | 2002-12-26 | 2010-01-28 | 주식회사 하이닉스반도체 | 반도체소자 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5340773A (en) | 1994-08-23 |
| EP0538064A3 (en) | 1993-07-28 |
| EP0538064A2 (en) | 1993-04-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000613 |