JPH05102394A - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
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- JPH05102394A JPH05102394A JP25997391A JP25997391A JPH05102394A JP H05102394 A JPH05102394 A JP H05102394A JP 25997391 A JP25997391 A JP 25997391A JP 25997391 A JP25997391 A JP 25997391A JP H05102394 A JPH05102394 A JP H05102394A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に１つの信号に従って複数の単位回路ブロックが
動作する構成の半導体集積回路装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly to a semiconductor integrated circuit device in which a plurality of unit circuit blocks operate according to one signal.
【０００２】[0002]
【従来の技術】半導体集積回路装置はいろいろな機能を
はたす多くの回路モジュールを含んでおり、これら回路
モジュールは、クロック信号に従って整然とその処理を
進めている。これら回路モジュールは、フリップフロッ
プ等の単位回路ブロックにクロック信号を受けて動作す
る場合が多い。2. Description of the Related Art A semiconductor integrated circuit device includes many circuit modules that perform various functions, and these circuit modules carry out their processing in an orderly manner in accordance with a clock signal. In many cases, these circuit modules operate by receiving a clock signal from a unit circuit block such as a flip-flop.
【０００３】例えばシフトレジスタでは、クロックドラ
イバから複数段のフリップフロップへクロック信号が伝
達されて動作する。この場合、クロック信号の配線長の
差による抵抗差で配線に信号の遅延差が生じ、クロック
信号のずれ（スキュー）が発生する。このスキューが発
生することによってフリップフロップが同時に動作しな
くなり、次段の回路が正常に動作しないことがある。For example, in a shift register, a clock signal is transmitted from a clock driver to a plurality of stages of flip-flops to operate. In this case, a signal delay difference occurs in the wiring due to a resistance difference due to a difference in the clock signal wiring length, and a clock signal shift (skew) occurs. When this skew occurs, the flip-flops may not operate at the same time, and the circuit in the next stage may not operate normally.
【０００４】逆に、フリップフロップに入力するクロッ
ク信号がある位相のずれや信号の伝達時間差がないと次
段の回路が正常に動作しない場合もある。On the other hand, if the clock signal input to the flip-flop does not have a certain phase shift or a signal transmission time difference, the circuit at the next stage may not operate normally.
【０００５】今、チップサイズを１４．０ｍｍ×１２．
０ｍｍとし、図４に示すように、クロックドライバ１か
らフリップフロップ２ａまでの素子間配線４の長さが１
ｍｍ，フリップフロップ２ｂまでの長さが６ｍｍ，フリ
ップフロップ２ｃまでの長さが１１ｍｍ，フリップフロ
ップ２ｄまでの長さが１６ｍｍであり、配線遅延時間が
２０ｐｓ／ｍｍとすると、それぞれの遅延時間は２０ｐ
ｓ，１２０ｐｓ，２２０ｐｓ，３２０ｐｓとなる。Now, the chip size is 14.0 mm × 12.
As shown in FIG. 4, the length of the interelement wiring 4 from the clock driver 1 to the flip-flop 2a is 1 mm.
mm, the length to the flip-flop 2b is 6 mm, the length to the flip-flop 2c is 11 mm, and the length to the flip-flop 2d is 16 mm. If the wiring delay time is 20 ps / mm, each delay time is 20 p.
s, 120 ps, 220 ps, 320 ps.
【０００６】このような場合、各フリップフロップ２ａ
〜２ｄに同時にクロック信号を伝達する必要がある場合
には、一例として図５に示すように、基本遅延時間が５
０ｐｓのインバータセル５を、フリップフロップ２ａの
前段に６段、フリップフロップ２ｂの前段に４段、フリ
ップフロップ２ｃの前段に２段挿入し、伝達時間差を少
なくすることによってスキューを防止していた。In such a case, each flip-flop 2a
When it is necessary to simultaneously transmit the clock signals to ~ 2d, the basic delay time is 5 as shown in FIG. 5 as an example.
The 0 ps inverter cell 5 is inserted in 6 stages before the flip-flop 2a, 4 stages in front of the flip-flop 2b, and 2 stages in front of the flip-flop 2c to reduce the transmission time difference to prevent skew.
【０００７】また逆に、伝達時間差が必要な場合もイン
パータセルを用いていた。On the contrary, when the transmission time difference is required, the impercell is used.
【０００８】[0008]
【発明が解決しようとする課題】上述した従来の半導体
集積回路装置では、スキューを低減させるため、あるい
は必要な位相差，伝達時間差をもたせるために、インバ
ータセル５を複数段設ける構成となっているので、使用
するインバータセルの数が多くなり、消費電力も増える
という問題点があった。In the above-mentioned conventional semiconductor integrated circuit device, the inverter cells 5 are provided in a plurality of stages in order to reduce the skew or to provide the necessary phase difference and transmission time difference. Therefore, there is a problem that the number of inverter cells to be used increases and power consumption also increases.
【０００９】本発明の目的は、消費電力を増大させるこ
となくスキューの低減や必要な位相差，伝達時間差をも
たせることができる半導体集積回路装置を提供すること
にある。An object of the present invention is to provide a semiconductor integrated circuit device capable of reducing skew and providing necessary phase difference and transmission time difference without increasing power consumption.
【００１０】[0010]
【課題を解決するための手段】本発明の半導体集積回路
装置は、所定の信号を出力する信号源回路と、それぞれ
所定の位置に配置され前記信号に従って動作する複数の
単位回路ブロックと、これら各単位回路ブロックと前記
信号源回路との間に形成され前記信号を伝達する素子間
配線とを有する半導体集積回路装置において、前記複数
の単位回路ブロックのうちの所定の単位回路ブロックと
前記信号源回路との間の前記素子間配線を所定の位置で
切断し、この切断した素子間配線間に、入力端から出力
端までの長さが予め設定された長さで形成されたセル内
配線を備えた配線セルを少なくとも１つ挿入して前記単
位回路ブロックへの前記信号の伝達時間を調整するよう
にした構成を有している。A semiconductor integrated circuit device of the present invention includes a signal source circuit that outputs a predetermined signal, a plurality of unit circuit blocks that are arranged at predetermined positions and operate according to the signal, and a plurality of these unit circuit blocks. A semiconductor integrated circuit device having an inter-element wiring for transmitting the signal formed between a unit circuit block and the signal source circuit, wherein a predetermined unit circuit block of the plurality of unit circuit blocks and the signal source circuit The inter-element wiring between and is cut at a predetermined position, and between the cut inter-element wiring is provided with an in-cell wiring in which the length from the input end to the output end is set in advance. At least one wiring cell is inserted to adjust the transmission time of the signal to the unit circuit block.
【００１１】[0011]
【実施例】次に本発明の実施例について図面を参照して
説明する。Embodiments of the present invention will now be described with reference to the drawings.
【００１２】図１（Ａ），（Ｂ）は本発明の第１の実施
例を示す配置図及びこの実施例の配線セルの平面図であ
る。1A and 1B are a layout view showing a first embodiment of the present invention and a plan view of a wiring cell of this embodiment.
【００１３】この実施例は、クロック信号を出力する信
号源回路のクロックドライバー１と、それぞれ所定の位
置に配置されクロック信号に従って動作する複数の単位
回路ブロックのフリップフロップ２ａ〜２ｄと、これら
各フリップフロップ２ａ〜２ｄとクロックドライバ１と
の間に形成されクロック信号を伝達する素子間配線４
と、フリップフロップ２ａ〜２ｄのうちの所定のフリッ
プフロップ２ａ，２ｂ，２ｃとクロックドライバ１の素
子間配線４を所定の位置で切断してこの切断した素子間
配線４間に挿入され、入力端から出力端までの長さが予
め設定された長さの５ｍｍに形成されたセル内配線３２
を備えた複数の配線セル３とを有し、これら複数の配線
セル３により、各フリップフロップ２ａ〜２ｄへのクロ
ック信号の伝達時間を調整するようにした構成となって
いる。In this embodiment, a clock driver 1 of a signal source circuit for outputting a clock signal, flip-flops 2a to 2d of a plurality of unit circuit blocks arranged at predetermined positions and operating according to the clock signal, and each of these flip-flops. Wiring 4 formed between the clock drivers 1 and 2a to 2d and transmitting a clock signal
Then, the predetermined flip-flops 2a, 2b, 2c of the flip-flops 2a to 2d and the inter-element wiring 4 of the clock driver 1 are cut at predetermined positions and inserted between the cut inter-element wirings 4, In-cell wiring 32 in which the length from the end to the output end is 5 mm which is a preset length
And a plurality of wiring cells 3 each having a plurality of wiring cells 3, and the plurality of wiring cells 3 adjust the transmission time of the clock signal to each of the flip-flops 2a to 2d.
【００１４】この配線セル３は、そのセルサイズが２４
０μｍ×１３２μｍの交差２層配線で配線長１６．５ｍ
ｍまで可能である。The wiring cell 3 has a cell size of 24.
Wiring length is 16.5m with 0μm × 132μm crossed double layer wiring
It is possible up to m.
【００１５】本実施例では、図４と同様に、チップサイ
ズが１４．０ｍｍ×１２．０ｍｍ，最大配線長が２０ｍ
ｍ，配線遅延時間が２０ｐｓ／ｍｍとする。また、スキ
ューが生じることによって誤動作する場合のスキュー防
止例を示す。In this embodiment, as in FIG. 4, the chip size is 14.0 mm × 12.0 mm and the maximum wiring length is 20 m.
m and the wiring delay time is 20 ps / mm. In addition, an example of preventing skew when a malfunction occurs due to the occurrence of skew will be shown.
【００１６】図４の場合、クロックドライバ１からフリ
ップフロップ２ａまでの配線長が１ｍｍ，フリップフロ
ップ２ｂまでの配線長が６ｍｍ，フリップフロップ２ｃ
までの配線長が１１ｍｍ，フリップフロップ２ｄまでの
配線長が１６ｍｍであり、それぞれの配線遅延時間は２
０ｐｓ，１２０ｐｓ，２２０ｐｓ，３２０ｐｓとなって
おり、フリップフロップ２ａとフリップフロップ２ｄと
のスキューが３００ｐｓあった。In the case of FIG. 4, the wiring length from the clock driver 1 to the flip-flop 2a is 1 mm, the wiring length to the flip-flop 2b is 6 mm, and the flip-flop 2c.
Wiring length is up to 11 mm, the wiring length up to the flip-flop 2d is 16 mm, and the wiring delay time for each is 2 mm.
It was 0 ps, 120 ps, 220 ps, 320 ps, and the skew between the flip-flop 2a and the flip-flop 2d was 300 ps.
【００１７】そこで、本実施例においては、配線長５ｍ
ｍの配線セル３を、フリップフロップ２ａの前段に３
段，フリップフロップ２ｂの前段に２段，フリップフロ
ップ２ｃの前段に１段設けることによりスキューをなく
すようにしている。Therefore, in this embodiment, the wiring length is 5 m.
The wiring cell 3 of m is placed in front of the flip-flop 2a.
Skew is eliminated by providing two stages before the flip-flop 2b and one stage before the flip-flop 2c.
【００１８】また、図５のような場合、基本遅延時間が
５０ｐｓのインバータセル５の消費電力は３ｍＷとなる
ので、フリップフロップ２ａ〜２ｄの前段に配置された
１２個のインバートセル５で３６ｍＷの電力を消費する
が、本実施例はこれだけの消費電力を削減することがで
き、セル数も６個削減することができる。Further, in the case of FIG. 5, the power consumption of the inverter cell 5 having the basic delay time of 50 ps is 3 mW, so that the twelve invert cells 5 arranged in front of the flip-flops 2a to 2d consume 36 mW. Although power is consumed, this embodiment can reduce the power consumption by this amount and can also reduce the number of cells by six.
【００１９】図２は本発明の第２の実施例を示す配置図
である。FIG. 2 is a layout view showing a second embodiment of the present invention.
【００２０】本実施例は、フリップフロップ２ａ，２
ｂ，２ｃの前段に配線長１５ｍｍ，１０ｍｍ，５ｍｍの
配線セル３ａ，３ｂ，３をそれぞれ対応して配置したも
ので、セル数を更に３個減らすことができる。In this embodiment, the flip-flops 2a, 2a
Wiring cells 3a, 3b and 3 having wiring lengths of 15 mm, 10 mm and 5 mm are arranged correspondingly in front of b and 2c, respectively, and the number of cells can be further reduced by three.
【００２１】図３は本発明の第３の実施例を示す配置図
である。FIG. 3 is a layout view showing a third embodiment of the present invention.
【００２２】本実施例では、配線セル３ｃの配線長を
７．５ｍｍとし、クロックドライバ１からフリップフロ
ップ２ａの前段に１つ、フリップフロップ２ａ，２ｂの
共通経路に１つ配置し、フリップフロップ２ｂの前段の
配線セル３ｄを２．５ｍｍにすることによって同様の効
果が得られる。In this embodiment, the wiring length of the wiring cell 3c is 7.5 mm, one is arranged in front of the flip-flop 2a from the clock driver 1, and one is arranged in the common path of the flip-flops 2a and 2b, and the flip-flop 2b is arranged. The same effect can be obtained by setting the wiring cell 3d in the preceding stage to 2.5 mm.
【００２３】なお、位相や伝達時間をずらすことによっ
て次段の回路が正常に動作するような場合も同様にこれ
らを配線セルで調節することによって本発明の目的を達
成することができる。Even when the circuit in the next stage normally operates by shifting the phase or the transmission time, the object of the present invention can be achieved by adjusting these in the wiring cell.
【００２４】[0024]
【発明の効果】以上説明したように本発明は、信号源回
路と単位回路ブロックとの間に所定の長さに形成された
セル内配線を備えた配線セルを挿入する構成とすること
により、消費電力を増大させることなくスキューの低減
や必要位相点、伝達時間差を持たせることができる効果
がある。As described above, according to the present invention, a wiring cell having an intracell wiring formed to have a predetermined length is inserted between the signal source circuit and the unit circuit block. There is an effect that a skew can be reduced, a required phase point and a transmission time difference can be provided without increasing power consumption.
【図１】本発明の第１の実施例を示す配置図及びこの実
施例を配線セルの平面図である。FIG. 1 is a layout view showing a first embodiment of the present invention and a plan view of a wiring cell according to this embodiment.
【図２】本発明の第２の実施例を示す配置図である。FIG. 2 is a layout diagram showing a second embodiment of the present invention.
【図３】本発明の第２の実施例を示す配置図である。FIG. 3 is a layout view showing a second embodiment of the present invention.
【図４】従来のスキュー対策の施してない半導体集積回
路装置の一例を示す配置図である。FIG. 4 is a layout diagram showing an example of a semiconductor integrated circuit device to which a conventional measure against skew is not applied.
【図５】従来のスキュー対策を施した半導体集積回路装
置の一例を示す配置図である。FIG. 5 is a layout diagram showing an example of a conventional semiconductor integrated circuit device having a countermeasure against skew.
１ クロックドライバ ２ａ〜２ｄ フリップフロップ ３，３ａ〜３ｄ 配線セル ４ 素子間配線 ５ インバータセル ３２ セル内配線 DESCRIPTION OF SYMBOLS 1 Clock driver 2a-2d Flip-flop 3,3a-3d Wiring cell 4 Inter-element wiring 5 Inverter cell 32 In-cell wiring
Claims (1)
れぞれ所定の位置に配置され前記信号に従って動作する
複数の単位回路ブロックと、これら各単位回路ブロック
と前記信号源回路との間に形成され前記信号を伝達する
素子間配線とを有する半導体集積回路装置において、前
記複数の単位回路ブロックのうちの所定の単位回路ブロ
ックと前記信号源回路との間の前記素子間配線を所定の
位置で切断し、この切断した素子間配線間に、入力端か
ら出力端までの長さが予め設定された長さで形成された
セル内配線を備えた配線セルを少なくとも１つ挿入して
前記単位回路ブロックへの前記信号の伝達時間を調整す
るようにしたことを特徴とする半導体集積回路装置。1. A signal source circuit for outputting a predetermined signal, a plurality of unit circuit blocks arranged at predetermined positions and operating according to the signal, and formed between each unit circuit block and the signal source circuit. In the semiconductor integrated circuit device having the inter-element wiring that transmits the signal, the inter-element wiring between the predetermined unit circuit block of the plurality of unit circuit blocks and the signal source circuit is provided at a predetermined position. The unit circuit is formed by cutting and inserting at least one wiring cell having an in-cell wiring formed in a predetermined length from the input end to the output end between the cut inter-element wirings. A semiconductor integrated circuit device, wherein a transmission time of the signal to a block is adjusted.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25997391A JPH05102394A (en) | 1991-10-08 | 1991-10-08 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25997391A JPH05102394A (en) | 1991-10-08 | 1991-10-08 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102394A true JPH05102394A (en) | 1993-04-23 |
Family
ID=17341504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25997391A Pending JPH05102394A (en) | 1991-10-08 | 1991-10-08 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05102394A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0815380A (en) * | 1994-06-27 | 1996-01-19 | Nec Corp | Semiconductor integrated circuit device |
| US5896055A (en) * | 1995-11-30 | 1999-04-20 | Matsushita Electronic Industrial Co., Ltd. | Clock distribution circuit with clock branch circuits connected to outgoing and return lines and outputting synchronized clock signals by summing time integrals of clock signals on the outgoing and return lines |
-
1991
- 1991-10-08 JP JP25997391A patent/JPH05102394A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0815380A (en) * | 1994-06-27 | 1996-01-19 | Nec Corp | Semiconductor integrated circuit device |
| US5896055A (en) * | 1995-11-30 | 1999-04-20 | Matsushita Electronic Industrial Co., Ltd. | Clock distribution circuit with clock branch circuits connected to outgoing and return lines and outputting synchronized clock signals by summing time integrals of clock signals on the outgoing and return lines |
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