JPH05102079A - Semiconductor device and manufacture thereof - Google Patents

Abstract

PURPOSE:To form an excellent Al wiring by using a selective single crystal Al depositing technique having excellent stability.controllability and a rapid depositing speed and to realize a semiconductor device having excellent electric characteristics. CONSTITUTION:A semiconductor device has a structure in which an aluminum or an aluminum alloy film 12 is deposited on an Si surface 4 (111) exposed from an insulating layer 2.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は半導体装置に関し、特に
半導体集積回路素子を構成する配線構造に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a wiring structure which constitutes a semiconductor integrated circuit element.

【０００２】[0002]

【従来の技術】半導体集積回路を構成する配線構造は、
素子の高集積化に伴い、近年、特に微細化並びに多層配
線化が進められている。特に高集積化が急速に進められ
ているダイナミックＲＡＭなどでは、４Ｍｂｉｔ以上の
集積度になると、配線を形成しなければならない開孔部
の直径は１μｍ以下となり、さらにそのアスペクト比は
１．０以上となる。2. Description of the Related Art The wiring structure that constitutes a semiconductor integrated circuit is
In recent years, miniaturization and multi-layer wiring have been promoted along with high integration of devices. In particular, in the case of dynamic RAM and the like in which high integration is being rapidly promoted, when the integration degree is 4 Mbit or more, the diameter of the opening for forming the wiring is 1 μm or less, and the aspect ratio is 1.0 or more. Becomes

【０００３】このような微細かつ高アスペクト比の配線
構造を実現するために、開孔部分に選択的に配線材料を
堆積するための技術が開発されている。例えば、日経マ
イクロデバイス（１９９０年６月号９６ページ）には、
Ａｌ膜の原料ガスとしてジメチルアルミニウムハイドラ
イド（ＤＭＡＨ）とＨ₂ を用いる熱ＣＶＤ法により開孔
部にのみ選択的にＡｌ膜を形成する方法が記載されてい
る。この方法では、開孔部の底部に露出する表面が単結
晶Ｓｉ表面である場合には堆積するＡｌ膜も単結晶Ａｌ
膜となるため、この方法で形成されるＡｌ配線はヒルロ
ックの発生確率の低減およびアロイスパイク発生確率の
低減に優れた特性を持っている。しかもこの方法では、
選択堆積したＡｌ膜表面が平滑となるため、開孔部のＡ
ｌ膜による埋込み後、上述した選択堆積したＡｌ膜およ
び絶縁膜であるＳｉＯ₂ などの上に非選択性の堆積方法
によって均一にＡｌ膜を堆積した場合にも、埋込みＡｌ
膜と非選択堆積したＡｌ膜との接触性が良好となるな
ど、微細かつ高アスペクト比の配線構造を実現する上で
極めて有力な配線形成技術であるといえる。In order to realize such a fine and high aspect ratio wiring structure, a technique for selectively depositing a wiring material on the opening has been developed. For example, in Nikkei Microdevices (June 1990 issue, page 96),
There is described a method of selectively forming an Al film only in the openings by a thermal CVD method using dimethyl aluminum hydride (DMAH) and H ₂ as a source gas for the Al film. In this method, when the surface exposed at the bottom of the opening is a single crystal Si surface, the deposited Al film is also single crystal Al.
Since it becomes a film, the Al wiring formed by this method has excellent characteristics in reducing the probability of hilllock generation and the probability of alloy spike generation. And with this method,
Since the surface of the selectively deposited Al film becomes smooth,
Even when the Al film is uniformly deposited by the non-selective deposition method on the above-described selectively deposited Al film and the insulating film such as SiO ₂ after the burying with the l film,
It can be said that this is an extremely effective wiring forming technique for realizing a fine and high aspect ratio wiring structure such as good contact between the film and the non-selectively deposited Al film.

【０００４】[0004]

【発明が解決しようとする課題】本発明者は、上記の報
告に基づき、Ｓｉウエハ上の絶縁膜に形成した開孔内へ
のＡｌ膜の選択堆積方法について詳細に検討した結果、
この方法では、開孔内に形成されるＡｌ膜の結晶性が開
孔内に露出しているＳｉ表面の結晶方位によって大きく
変化することを見出した。Based on the above report, the present inventor has studied in detail the selective deposition method of the Al film in the opening formed in the insulating film on the Si wafer.
In this method, it has been found that the crystallinity of the Al film formed in the opening changes greatly depending on the crystal orientation of the Si surface exposed in the opening.

【０００５】後に詳しく述べるように、上記の報告によ
るＡｌの選択堆積はＳｉ（１００）面上でなく、Ｓｉ
（１１１）面上で行われることが望ましい。As will be described later in detail, the selective deposition of Al according to the above report does not occur on the Si (100) plane but on the Si
It is desirable to be performed on the (111) plane.

【０００６】一方、Ｓｉウエハの表面準位密度を（１０
０）面，（１１１）面で比較すると、（１１１）面の方
が約１桁高いことが知られているため、Ｓｉウエハ上に
ＭＯＳトランジスタを形成する場合には、通常（１０
０）面が用いられる。On the other hand, the surface state density of the Si wafer is (10
It is known that the (111) plane is about one digit higher than the (0) plane and the (111) plane. Therefore, when forming a MOS transistor on a Si wafer, it is usually (10)
The 0) plane is used.

【０００７】従って、ＤＭＡＨとＨ₂ を用いる熱ＣＶＤ
法による開孔部への単結晶Ａｌの選択堆積を、ＭＯＳト
ランジスタを含む半導体集積回路の形成に応用するため
の有利な条件と、ＭＯＳトランジスタのデバイス特性向
上のための条件とは相反することになる。成膜の際の安
定性，制御性，堆積速度などを考慮すると、Ｓｉ（１１
１）ウエハを使わざるを得ないにもかかわらず、実際に
ＭＯＳトランジスタを含む半導体集積回路を形成するた
めには、デバイス特性上Ｓｉ（１００）ウエハを用いる
必要があるため、両者の長所を共に引出す半導体集積回
路を具体化することはできなかった。このことは、ＭＯ
Ｓトランジスタを高集積化することによって成り立って
いるダイナミックＲＡＭを初めとする種々の半導体集積
回路の製造工程に単結晶Ａｌ膜の選択堆積法を用いる上
での大きな問題となっていた。Accordingly, thermal CVD using DMAH and H _2.
The advantageous condition for applying the selective deposition of single crystal Al to the opening by the method for forming a semiconductor integrated circuit including a MOS transistor and the condition for improving the device characteristics of the MOS transistor are contradictory to each other. Become. Considering the stability, controllability, and deposition rate during film formation, Si (11
1) In spite of having to use a wafer, it is necessary to use a Si (100) wafer in terms of device characteristics in order to actually form a semiconductor integrated circuit including a MOS transistor. The semiconductor integrated circuit to be pulled out could not be embodied. This is MO
This has been a serious problem in using the selective deposition method of the single crystal Al film in the manufacturing process of various semiconductor integrated circuits such as dynamic RAM which is realized by highly integrating S transistors.

【０００８】本発明の目的は、上述した技術的問題を解
決し、安定性，制御性に優れ、しかも堆積速度の速い選
択的な単結晶Ａｌ堆積技術を用いて良好なＡｌ配線を形
成し、かつ良好な電気特性を持つＭＯＳトランジスタま
たはバイポーラトランジスタを含む半導体集積回路を実
現するための方法を提供することにある。An object of the present invention is to solve the above-mentioned technical problems, form a good Al wiring by using a selective single crystal Al deposition technique which is excellent in stability and controllability and has a high deposition rate. Another object of the present invention is to provide a method for realizing a semiconductor integrated circuit including a MOS transistor or a bipolar transistor having good electric characteristics.

【０００９】[0009]

【課題を解決するための手段】このような目的を達成す
るために、本発明による半導体装置は、絶縁層から露出
したＳｉ（１１１）面にアルミニウムまたはアルミニウ
ム合金膜が堆積していることを特徴とする。In order to achieve such an object, the semiconductor device according to the present invention is characterized in that an aluminum or aluminum alloy film is deposited on the Si (111) surface exposed from the insulating layer. And

【００１０】本発明による製造方法は、シリコン基板の
（１００）面上に絶縁層を形成する工程と、該絶縁層に
開孔部を設ける工程と、開孔部の前記シリコン基板をエ
ッチングして底面が（１００）面，側壁が（１１１）面
である凹部を形成する工程と、前記シリコン基板の前記
凹部を含む個所に機能素子構成部を形成する工程と、前
記（１１１）面にアルミニウムまたはアルミニウム合金
を堆積する工程とを有することを特徴とする。The manufacturing method according to the present invention comprises the steps of forming an insulating layer on the (100) plane of a silicon substrate, providing an opening in the insulating layer, and etching the silicon substrate in the opening. A step of forming a concave portion having a (100) surface on the bottom surface and a (111) surface on the side wall; a step of forming a functional element forming portion at a portion of the silicon substrate including the concave portion; and a step of forming aluminum on the (111) surface. And a step of depositing an aluminum alloy.

【００１１】[0011]

【作用】まず、本発明者によって明らかにされたＳｉ表
面として、（１００）面と（１１１）面を用いた場合の
成膜条件（膜堆積中のＤＭＡＨ分圧）と堆積されるＡｌ
膜の結晶性および堆積速度との関係を表１に示す。表１
からわかるように、Ｓｉの（１００）面上では、チャン
バー内のＤＭＡＨ分圧が３×１０^-3Ｔｏｒｒ以下の場合
のみ堆積されるＡｌ膜は単結晶となるが、その場合の堆
積速度は５００Å／分以下と遅い。一方、Ｓｉ（１１
１）面上では、チャンバー内のＤＭＡＨ分圧は１〜１０
×１０^-3Ｔｏｒｒの広い範囲で単結晶Ａｌを堆積するこ
とができ、しかもその場合の堆積速度は３０００〜５０
００Å／分と速い。First, the film formation conditions (DMAH partial pressure during film deposition) and the deposited Al when the (100) face and the (111) face are used as the Si surface clarified by the present inventors
Table 1 shows the relationship between the crystallinity of the film and the deposition rate. Table 1
As can be seen from the above, on the (100) plane of Si, the Al film deposited only when the DMAH partial pressure in the chamber is 3 × 10 ⁻³ Torr or less becomes a single crystal, but the deposition rate in that case is 500Å / Min or less, slow. On the other hand, Si (11
1) On the surface, the partial pressure of DMAH in the chamber is 1 to 10
Single crystal Al can be deposited in a wide range of × 10 ^-3 Torr, and the deposition rate in that case is 3000 to 50.
As fast as 00Å / min.

【００１２】[0012]

【表１】 [Table 1]

【００１３】以上の結果よりＤＭＡＨとＨ₂ を用いる熱
ＣＶＤ法を用いて開孔部へ選択的に単結晶Ａｌ膜を堆積
させるためには、開孔部に露出するＳｉ表面が実用的に
は（１１１）面であることが望ましいことが明らかにな
った。From the above results, in order to selectively deposit the single crystal Al film in the opening using the thermal CVD method using DMAH and H ₂ , the Si surface exposed in the opening is practically used. It has become clear that the (111) plane is desirable.

【００１４】Ｓｉ（１００）ウエハを用いた場合も、ウ
エハ表面の特定領域に形成したＳｉ（１１１）面上に単
結晶Ａｌ膜が形成できる。Even when a Si (100) wafer is used, a single crystal Al film can be formed on the Si (111) plane formed in a specific region on the wafer surface.

【００１５】従って、表面準位密度の低いＳｉ（１０
０）面にＭＯＳ構造を形成し、さらにＳｉ（１００）面
に隣接して形成したＳｉ（１１１）面上に成膜の安定
性，制御性に優れた単結晶Ａｌ膜を堆積することができ
るため、Ｓｉ（１００）面上にＭＯＳ界面を持ち、かつ
Ｓｉ（１１１）面にソースおよびドレイン領域、さらに
ソースおよびドレイン電極引出し用単結晶Ａｌ配線を備
えたＭＯＳトランジスタを形成することができる。Therefore, Si (10
It is possible to form a MOS structure on the (0) plane and further deposit a single crystal Al film excellent in stability and controllability of film formation on the Si (111) plane formed adjacent to the Si (100) plane. Therefore, it is possible to form a MOS transistor having a MOS interface on the Si (100) plane and having source and drain regions on the Si (111) plane and further a single crystal Al wiring for leading out the source and drain electrodes.

【００１６】また、ＭＯＳトランジスタに限らず、Ｓｉ
（１００）ウエハ表面に形成する素子において、基板Ｓ
ｉとＡｌ配線との接続の際に、基板Ｓｉ表面として形成
したＳｉ（１１１）面を用いれば、Ｓｉ表面上に形成さ
れるＡｌ膜は単結晶となるため、形成されるＡｌ配線の
耐久性，信頼性を上げることができる。Further, not only MOS transistors but also Si
In an element formed on the surface of a (100) wafer, the substrate S
If the Si (111) surface formed as the Si surface of the substrate is used when i is connected to the Al wiring, the Al film formed on the Si surface becomes a single crystal, and thus the durability of the formed Al wiring is improved. ， The reliability can be improved.

【００１７】さらに、Ｓｉ表面からの引出し電極領域を
傾斜させて形成できるため、平面上に同一面積の電極を
形成する場合と比較して電極部分の平面上の占有面積を
小さくすることができる。Further, since the extraction electrode region from the Si surface can be formed to be inclined, the area occupied by the electrode portion on the plane can be reduced as compared with the case where electrodes having the same area are formed on the plane.

【００１８】[0018]

【実施例】以下本発明について説明するが、本発明は以
下に述べる実施例に限定することはなく、本発明の目的
が達成できる構成であればよい。EXAMPLES The present invention will be described below, but the present invention is not limited to the examples described below, and any structure can be used as long as the object of the present invention can be achieved.

【００１９】本発明はＳｉ（１００）ウエハを用いて作
られる半導体集積回路において、Ａｌ配線の形成の際
に、Ｓｉ（１００）ウエハ上に異方性エッチングなどに
よってＳｉ（１１１）面をあらかじめ形成しておき、こ
のＳｉ（１１１）面上にＡｌ膜を形成するものである。According to the present invention, in a semiconductor integrated circuit made using a Si (100) wafer, a Si (111) plane is previously formed on the Si (100) wafer by anisotropic etching or the like when forming Al wiring. Then, an Al film is formed on this Si (111) surface.

【００２０】本発明により配線材料として使用可能な金
属膜とは具体的には選択堆積したＡｌと非選択的に堆積
したＡｌとの組み合わせ、ＡｌとＡｌ−Ｓｉとの組み合
わせ，ＡｌとＡｌ−Ｃｕとの組み合わせ，ＡｌとＡｌ−
Ｓｉ−Ｃｕとの組み合わせ，ＡｌとＡｌ−Ｔｉとの組み
合わせなどである。The metal film that can be used as a wiring material according to the present invention is specifically a combination of selectively deposited Al and non-selectively deposited Al, a combination of Al and Al-Si, and Al and Al-Cu. In combination with Al and Al-
A combination with Si-Cu, a combination with Al and Al-Ti, and the like.

【００２１】Ａｌ選択堆積の際の基体の表面温度として
はアルキルアルミニウムハイドライドの分解温度以上４
５０℃未満が好ましいが、より好ましくは２６０℃以上
４４０℃以下がよい。The surface temperature of the substrate during the selective Al deposition is not lower than the decomposition temperature of alkylaluminum hydride. 4
The temperature is preferably lower than 50 ° C, more preferably 260 ° C or higher and 440 ° C or lower.

【００２２】特に、原料ガスとしてモノメチルアルミニ
ウムハイドライド（ＭＭＡＨ）またはジメチルアルミニ
ウムハイドライド（ＤＭＡＨ）を用い、反応ガスとして
Ｈ₂ガスを用い、これらの混合ガスの下で基体表面をラ
ンプ加熱するようにすれば、高堆積速度での良質のＡｌ
膜を形成することができる。In particular, if monomethylaluminum hydride (MMAH) or dimethylaluminum hydride (DMAH) is used as a source gas, H ₂ gas is used as a reaction gas, and the substrate surface is heated by a lamp under a mixed gas thereof. , Good quality Al at high deposition rate
A film can be formed.

【００２３】上述した方法によりＳｉ（１１１）面が露
出した開孔内に堆積されたＡｌは単結晶構造となってお
り、 （１）ヒルロックの発生確率の低減 （２）アロイスパイク発生確率の低減 に優れた特性をもっている。そして上述した方法は選択
性に優れた堆積方法であるので、次の堆積工程として非
選択性の堆積方法を適用し、上述の選択堆積したＡｌ膜
および絶縁膜であるＳｉＯ₂ などの上にもＡｌを主成分
とする金属膜を形成することにより、半導体装置の配線
として好適な金属膜を得ることができる。The Al deposited in the opening where the Si (111) surface is exposed by the above-described method has a single crystal structure, and (1) reduces the probability of hilllock generation. (2) reduces the probability of alloy spike generation. It has excellent characteristics. Since the above-described method is a deposition method with excellent selectivity, a non-selective deposition method is applied as the next deposition step, and the above-described selectively deposited Al film and SiO ₂ which is an insulating film are also deposited. By forming a metal film containing Al as a main component, a metal film suitable for wiring of a semiconductor device can be obtained.

【００２４】図３ないし図５に本発明を適用するに好適
な金属膜連続形成装置を示す。3 to 5 show a metal film continuous forming apparatus suitable for applying the present invention.

【００２５】この金属膜連続形成装置は、図３に示すよ
うに、ゲートバルブ２０によって互いに連続外気遮断下
で連通可能に連接されているロードロック室２１，ＣＶ
Ｄ反応室（第１の成膜室）２２，Ｒｆエッチング室２
３，スパッタ室（第２の成膜室）２４，ロードロック室
２５とから構成されており、各室はそれぞれ排気系２６
ａ〜２６ｅによって排気もしくは減圧されるように構成
されている。前記ロードロック室１１は、スループット
性を向上させるために堆積処理前の基体雰囲気を排気後
にＨ₂ 雰囲気に置き換える室である。次のＣＶＤ反応室
２２は基体上に常圧または減圧下で選択堆積を行う室で
あり、基体表面を加熱するためのハロゲンランプ４０お
よび基体ホルダ２８が内部に設けられるとともに、ＣＶ
Ｄ用ガス導入ライン２９によって室内にＣＶＤ用ガスが
導入されるように構成されている。次のＲｆエッチング
室２３は選択堆積後の基体表面のクリーニング（エッチ
ング）をＡｒ雰囲気下で行う室であり、内部には１００
℃〜２５０℃に加熱される基体ホルダ３０とＲｆエッチ
ング用電極ライン３１とが設けられるとともに、Ａｒガ
ス供給ライン３２が接続されている。次のスパッタ室３
４は基体表面にＡｒ雰囲気下でスパッタリングにより金
属膜を非選択的に堆積する室であり、内部に２００℃〜
２５０℃に加熱される基体ホルダ３３とスパッタターゲ
ット材３４ａを取りつけるターゲット電極３４とが設け
られるとともに、Ａｒガス供給ライン３５が接続されて
いる。最後のロードロック室２５は金属膜堆積完了後の
基体を外気中に出す前の調整室であり、雰囲気をＮ₂ に
置換するように構成されている。This metal film continuous forming apparatus is, as shown in FIG. 3, a load lock chamber 21 and a CV which are connected to each other by a gate valve 20 so that they can communicate with each other while continuously interrupting the outside air.
D reaction chamber (first film forming chamber) 22, Rf etching chamber 2
3, a sputtering chamber (second film forming chamber) 24, and a load lock chamber 25, each of which has an exhaust system 26.
It is configured to be exhausted or reduced in pressure by a to 26e. The load lock chamber 11 is a chamber in which the substrate atmosphere before the deposition process is replaced with the H ₂ atmosphere after exhausting in order to improve the throughput. The next CVD reaction chamber 22 is a chamber for performing selective deposition on the substrate under normal pressure or reduced pressure, and is provided with a halogen lamp 40 and a substrate holder 28 for heating the surface of the substrate inside and a CV.
A CVD gas is introduced into the chamber by a D gas introduction line 29. The next Rf etching chamber 23 is a chamber in which cleaning (etching) of the substrate surface after selective deposition is performed in an Ar atmosphere.
A substrate holder 30 heated to ℃ to 250 ℃ and an Rf etching electrode line 31 are provided, and an Ar gas supply line 32 is connected. Next spatter room 3
Reference numeral 4 denotes a chamber for non-selectively depositing a metal film on the surface of the substrate by sputtering in an Ar atmosphere.
A substrate holder 33 heated to 250 ° C. and a target electrode 34 to which a sputter target material 34a is attached are provided, and an Ar gas supply line 35 is connected. The final load-lock chamber 25 is an adjustment chamber before the substrate after the deposition of the metal film is exposed to the outside air, and is configured to replace the atmosphere with N ₂ .

【００２６】上記構成の金属膜連続形成装置は、実際的
には、図４に示すように、搬送室３６を中継室として前
記ロードロック室２１，ＣＶＤ反応室２２，Ｒｆエッチ
ング室２３，スパッタ室２４，ロードロック室２５が相
互に連結された構造となっている。この構成ではロード
ロック室２１はロードロック室２５を兼ねている。前記
搬送室３６には、図に示すように、ＡＡ方向に正逆回転
可能かつＢＢ方向に伸縮可能なアーム（搬送手段）３７
が設けられており、このアーム３７によって、図５中に
矢印で示すように、基体を工程に従って順次ロードロッ
ク室２１からＣＶＤ室２２，Ｒｆエッチング室２３，ス
パッタ室２４，ロードロック室２５へと、外気にさらす
ことなく連続的に移動させることができるようになって
いる。As shown in FIG. 4, the metal film continuous film forming apparatus having the above-described structure is practically provided with the transfer chamber 36 as a relay chamber, the load lock chamber 21, the CVD reaction chamber 22, the Rf etching chamber 23, and the sputtering chamber. 24 and the load lock chamber 25 are connected to each other. In this configuration, the load lock chamber 21 also serves as the load lock chamber 25. In the transfer chamber 36, as shown in the figure, an arm (transfer means) 37 that can be rotated in the AA direction in the normal and reverse directions and can be extended and contracted in the BB direction.
5, the arm 37 sequentially moves the substrate from the load lock chamber 21 to the CVD chamber 22, the Rf etching chamber 23, the sputter chamber 24, and the load lock chamber 25 in accordance with the steps as shown by the arrow in FIG. , It can be moved continuously without exposing to the outside air.

【００２７】実施例１ 図１（ａ）〜（ｃ）に本発明の一実施例としてのｎＭＯ
Ｓトランジスタの製造工程を示す。 Embodiment 1 FIGS. 1A to 1C show an nMO as an embodiment of the present invention.
The manufacturing process of an S transistor is shown.

【００２８】単結晶シリコン基体として、１０〜２０Ω
・ｃｍのｐ型Ｓｉ（１００）面ウエハ１を用意し、その
表面に熱酸化によって厚さ約５００ｎｍのＳｉＯ₂ 層２
を形成した。ついで、フォトエッチング工程によって、
ＳｉＯ₂ 層２に４．０μｍ×６．０μｍ角の開孔を設
け、下地のＳｉ（１００）面を露出させた。このウエハ
を、エチレンジアミン７．５ｍｌ，ピロカテコール１．
２ｇ，水２．４ｍｌの組成を持つ溶液１リットルに対
し、ピラジン６ｇを添加したエッチング液（液温：１１
５℃）中で、ＳｉＯ₂ 層２をマスクとして７０秒エッチ
ングした。エッチング後の開孔部内底面３はＳｉ（１０
０）面であり、側壁４はＳｉ（１１１）面であった（図
１（ａ））。As a single crystal silicon substrate, 10 to 20Ω
A cm type p-type Si (100) surface wafer 1 is prepared, and a SiO ₂ layer 2 having a thickness of about 500 nm is formed on the surface by thermal oxidation.
Formed. Then, by the photo-etching process,
The SiO ₂ layer 2 was provided with 4.0 μm × 6.0 μm square openings to expose the underlying Si (100) surface. This wafer was treated with 7.5 ml of ethylenediamine and 1.
An etching solution containing 6 g of pyrazine added to 1 liter of a solution having a composition of 2 g and 2.4 ml of water (liquid temperature: 11
Etching was performed at 5 ° C.) for 70 seconds using the SiO ₂ layer 2 as a mask. After etching, the inner bottom surface 3 of the opening has Si (10
0) plane, and the side wall 4 was a Si (111) plane (FIG. 1A).

【００２９】次にＳｉＯ₂ 層２を除去し、凹部５の周囲
の基体表面に、常法に従って素子分離のためのＬＯＣＯ
Ｓ酸化膜６を形成し、さらに露出したＳｉ（１００）面
３の表面にゲート酸化膜７およびポリシリコンからなる
ゲート電極８を順次形成した。ついで、ゲート酸化膜
７，ゲート電極８およびＬＯＣＯＳ酸化膜６上にＳｉＯ
₂ からなる層間絶縁膜９を堆積した。層間絶縁膜９をマ
スクとしてＰイオンを基体１に注入し、ｎ⁺ のソース領
域１０およびドレイン領域１１を形成した（図２
（ｂ））。Next, the SiO ₂ layer 2 is removed, and LOCO for element isolation is formed on the surface of the substrate around the recess 5 by a conventional method.
An S oxide film 6 was formed, and a gate oxide film 7 and a gate electrode 8 made of polysilicon were sequentially formed on the exposed surface of the Si (100) surface 3. Then, SiO is formed on the gate oxide film 7, the gate electrode 8 and the LOCOS oxide film 6.
_An interlayer insulating film 9 made of 2 was deposited. P ions are implanted into the substrate 1 using the interlayer insulating film 9 as a mask to form n ⁺ source regions 10 and drain regions 11 (FIG. 2).
(B)).

【００３０】それぞれ（１１１）面を表面に有するソー
ス領域１０およびドレイン領域１１上にのみ第１のＡｌ
１２を選択的に堆積した。第１のＡｌ１２の厚さはＬＯ
ＣＯＳ膜６上の層間絶縁膜９の表面に達する厚さであ
る。ついで第２のＡｌを第１のＡｌ１２および層間絶縁
膜９上に非選択的に堆積し、パターニングしてＡｌ配線
１３を形成し、ｎＭＯＳトランジスタを完成した（図１
（ｃ））。The first Al is formed only on the source region 10 and the drain region 11 each having a (111) plane on its surface.
12 were selectively deposited. The thickness of the first Al12 is LO
The thickness reaches the surface of the interlayer insulating film 9 on the COS film 6. Then, a second Al is non-selectively deposited on the first Al 12 and the interlayer insulating film 9 and patterned to form an Al wiring 13 to complete the nMOS transistor (FIG. 1).
(C)).

【００３１】第１のＡｌの選択的堆積法および第２のＡ
ｌの非選択的堆積法について以下に説明する。First Al Selective Deposition Method and Second A
The non-selective deposition method of 1 will be described below.

【００３２】まず、シリコン基体を図３のロードロック
室２１に配置する。このロードロック室２１には前記し
たように水素が導入されて水素雰囲気とされる。そし
て、排気系２０により反応室２２内をほぼ１×１０^-8Ｔ
ｏｒｒに排気する。First, the silicon substrate is placed in the load lock chamber 21 shown in FIG. As described above, hydrogen is introduced into the load lock chamber 21 to create a hydrogen atmosphere. Then, the inside of the reaction chamber 22 is almost 1 × 10 ⁻⁸ T by the exhaust system 20.
Exhaust to orr.

【００３３】ただし反応室２２内の真空度は１×１０^-8
Ｔｏｒｒより悪くてもＡｌは成膜する。However, the degree of vacuum in the reaction chamber 22 is 1 × 10 ^-8
Al is deposited even if it is worse than Torr.

【００３４】そして、不図示のガスラインからＤＭＡＨ
を供給する。ＤＭＡＨラインのキャリアガスはＨ₂ を用
いる。Then, DMAH is supplied from a gas line (not shown).
To supply. H ₂ is used as the carrier gas for the DMAH line.

【００３５】不図示の第２のガスラインは反応ガスとし
てのＨ₂ 用であり、この第２のガスラインからＨ₂ を流
し、不図示のスローリークバルブの開度を調整して反応
室２２内の圧力を所定の値にする。この場合の典型的圧
力は略々１．５Ｔｏｒｒとする。ＤＭＡＨラインよりＤ
ＭＡＨを反応管内へ導入する。全圧は略々１．５Ｔｏｒ
ｒであり、ＤＭＡＨ分圧を略々５．０×１０^-3Ｔｏｒｒ
とする。その後、ハロゲンランプ４０に通電しウエハを
直接加熱する。このようにして、Ａｌを堆積させる。The second gas line (not shown) is for H ₂ as a reaction gas, and H ₂ is flown from this second gas line to adjust the opening degree of a slow leak valve (not shown) to thereby form the reaction chamber 22. Set the internal pressure to the specified value. The typical pressure in this case is approximately 1.5 Torr. D from the DMAH line
MAH is introduced into the reaction tube. Total pressure is about 1.5 Tor
and the DMAH partial pressure is approximately 5.0 × 10 ⁻³ Torr.
And Then, the halogen lamp 40 is energized to directly heat the wafer. In this way, Al is deposited.

【００３６】所定の堆積時間が経過した後、ＤＭＡＨの
供給を一旦停止する。この過程で堆積されるＡｌ膜の所
定の堆積時間とは、Ｓｉ（単結晶シリコン基体１）上の
Ａｌ膜が、層間絶縁膜１の開孔部１１を略々平坦に埋め
込むまでの時間である。After the predetermined deposition time has elapsed, the supply of DMAH is temporarily stopped. The predetermined deposition time of the Al film deposited in this process is the time until the Al film on Si (single crystal silicon substrate 1) fills the opening 11 of the interlayer insulating film 1 substantially flatly. ..

【００３７】このときの直接加熱による基体表面の温度
は２７０℃とした。以上を第１堆積工程と称する。ここ
までの工程によれば図２に示す開孔部１１内に選択的に
Ａｌ膜が堆積する。The temperature of the substrate surface by the direct heating at this time was 270.degree. The above is called the first deposition step. According to the steps so far, the Al film is selectively deposited in the opening 11 shown in FIG.

【００３８】上記Ａｌの堆積終了後ＣＶＤ反応室２２は
排気系２０により５×１０^-3Ｔｏｒｒ以下の真空度に到
達するまで排気される。同時に、Ｒｆエッチング室２３
は５×１０^-6Ｔｏｒｒ以下に排気されている。両室が上
記真空度に到達したことを確認した後、ゲートバルブ２
０が開き、基体が搬送手段（アーム）３７を用いてＣＶ
Ｄ反応室２２からＲｆエッチング室２３へ移動され、ゲ
ートバルブ２０が閉じられる。After the deposition of Al is completed, the CVD reaction chamber 22 is evacuated by the exhaust system 20 until the degree of vacuum reaches 5 × 10 ^-3 Torr or less. At the same time, the Rf etching chamber 23
Is exhausted below 5 × 10 ⁻⁶ Torr. After confirming that both chambers have reached the above vacuum level, the gate valve 2
0 opens, and the substrate is CV by using the transfer means (arm) 37.
The D reaction chamber 22 is moved to the Rf etching chamber 23, and the gate valve 20 is closed.

【００３９】基体がＲｆエッチング室２３に搬送される
と、排気系２０によりＲｆエッチング室２３を１０^-6Ｔ
ｏｒｒ以下の真空度に達するまで排気する。When the substrate is transported to the Rf etching chamber 23, the exhaust system 20 moves the Rf etching chamber 23 to 10 ⁻⁶ T.
Evacuate until a vacuum of orr or less is reached.

【００４０】その後Ｒｆエッチング用アルゴン供給ライ
ン３２によりアルゴンが供給され、Ｒｆエッチング室２
３は、１０^-1〜１０^-3Ｔｏｒｒのアルゴン雰囲気に保た
れる。Ｒｆエッチング用基体ホルダ３０は２００℃に保
たれる。Ｒｆエッチング用電極３１へ１００ＷのＲｆが
６０秒間ゲートバルブ２０を閉じる。After that, argon is supplied from the Rf etching argon supply line 32 to the Rf etching chamber 2.
3 is kept in an argon atmosphere of 10 ^-1 to 10 ^-3 Torr. The Rf etching substrate holder 30 is kept at 200 ° C. Rf of 100 W is applied to the Rf etching electrode 31 to close the gate valve 20 for 60 seconds.

【００４１】基体がスパッタ室２４に搬送されるとＲｆ
エッチング室２３と同様に１０^-1〜１０^-3Ｔｏｒｒのア
ルゴン雰囲気中で基体ホルダ３３は２５０℃に設定し
た。When the substrate is transferred to the sputtering chamber 24, Rf
Similar to the etching chamber 23, the substrate holder 33 was set at 250 ° C. in an argon atmosphere of 10 ⁻¹ to 10 ⁻³ Torr.

【００４２】本実施例ＤＣ ７ｋＷのパワーでアルゴン
の放電を行い、ターゲット材Ａｌ−Ｓｉ（０．５％）を
アルゴンイオンで削り、Ａｌ−Ｓｉを基体上に１０００
０Å／分の堆積速度で堆積を行った。この工程は非選択
的堆積工程である。In this embodiment, DC was discharged at a power of 7 kW to discharge argon, and the target material Al-Si (0.5%) was scraped with argon ions.
Deposition was carried out at a deposition rate of 0Å / min. This process is a non-selective deposition process.

【００４３】これを第２Ａｌ膜堆積工程と称する。This is called a second Al film deposition step.

【００４４】基体は５０００ÅのＡｌ膜の堆積を行った
後、アルゴンの流入およびＤＣパワーの印加を停止す
る。ロードロック室２１（２５）が５×１０^-3Ｔｏｒｒ
以下に排気された後、ゲートバルブ２０が開き、基体が
移動する。ゲートバルブ２０が閉じた後、ロードロック
室２１（２５）にはＮ₂ガスが大気圧に達するまで流入
し、ゲートバルブ２０を通って基体は装置の外へ移動す
る。After depositing an Al film of 5000 Å on the substrate, the inflow of argon and the application of DC power are stopped. The load lock chamber 21 (25) is 5 × 10 ^-3 Torr
After being evacuated below, the gate valve 20 opens and the substrate moves. After the gate valve 20 is closed, N ₂ gas flows into the load lock chamber 21 (25) until the atmospheric pressure is reached, and the substrate moves out of the apparatus through the gate valve 20.

【００４５】前記第２Ａｌ膜堆積工程の成膜条件は以下
のとおりである。ターゲットとしてＡｌを用いて、圧力
の１０^-1〜１０^-3ＴｏｒｒのＡｒ雰囲気中で５〜１０ｋ
ＷのＤＣパワーを付与して行った。このときの基体温度
は抵抗加熱により２００℃とした。The film forming conditions for the second Al film deposition step are as follows. Using Al as a target, 5-10 k in an Ar atmosphere at a pressure of 10 ^-1 -10 ^-3 Torr
DC power of W was applied. The substrate temperature at this time was set to 200 ° C. by resistance heating.

【００４６】実施例２ 図２（ａ）〜（ｃ）に本発明の第２の実施例としてのバ
イポーラトランジスタの製造工程を示す。 Embodiment 2 FIGS. 2A to 2C show a manufacturing process of a bipolar transistor as a second embodiment of the present invention.

【００４７】１０〜２０Ω・ｃｍのｐ型Ｓｉ（１００）
ウエハ１を用意し、ウエハ表面の所定の位置にエピタキ
シャル成長法により抵抗率２７Ω・ｃｍのリン（Ｐ）ド
ープ単結晶シリコン膜１４を１０μｍ成長させた。この
エピタキシャルｎ⁺ 層は埋め込みコレクタ領域となる。
ついで、熱酸化により厚さ５００ｎｍのＳｉＯ₂ 層２を
形成した後、フォトエッチング工程によりＳｉＯ₂ 層２
に５μｍの間隔をあけて１０μｍ×１０μｍ角の２個の
開孔５ａ，５ｂをパターニングし、下地のＳｉ（１０
０）面を露出させた。このウエハを実施例１の場合と同
様な組成のエッチング液を用い、同様な条件でエッチン
グ処理を行い、ＳｉＯ₂ 層２の開孔部内のエッチング側
壁４にＳｉ（１１１）面をエッチング底面３にＳｉ（１
００）面を形成した（図２（ａ））。10 to 20 Ω · cm p-type Si (100)
A wafer 1 was prepared, and a phosphorus (P) -doped single crystal silicon film 14 having a resistivity of 27 Ω · cm was grown to a thickness of 10 μm at a predetermined position on the wafer surface by an epitaxial growth method. This epitaxial n ⁺ layer becomes a buried collector region.
Then, after forming the SiO ₂ layer 2 having a thickness of 500nm by thermal oxidation, the SiO ₂ layer by photoetching step 2
Two 10 μm × 10 μm square openings 5a and 5b are patterned at a distance of 5 μm to form the underlying Si (10
The 0) surface was exposed. This wafer was etched under the same conditions using an etching solution having the same composition as in Example 1, and the Si (111) surface was used as the etching bottom surface 3 on the etching sidewall 4 in the opening of the SiO ₂ layer 2. Si (1
00) surface was formed (FIG. 2A).

【００４８】ついでＳｉＯ₂ 層２を除去した後、エピタ
キシャルＳｉ層１４の表面に形成したＳｉ（１００）面
３およびＳｉ（１１１）面４を利用して、バイポーラト
ランジスタを形成した。ｎ⁺ エピタキシャルＳｉ層１４
に形成された開孔５ａおよび５ｂに挟まれた領域５ｃに
ボロン（Ｂ）およびヒ素（Ａｓ）を順次注入してベース
領域１５およびエミッタ領域１６を形成した。次にＣＶ
Ｄ法によって薄いＳｉ₃ Ｎ₄ 膜１７および厚い層間絶縁
膜９を形成した（図２（ｂ））。この状態でｎ⁺ エピタ
キシャル層（コレクタ領域）１４，ベース領域１５およ
びエミッタ領域１６のそれぞれの露出している表面は
（１１１）面である。After removing the SiO ₂ layer 2, a bipolar transistor was formed using the Si (100) plane 3 and the Si (111) plane 4 formed on the surface of the epitaxial Si layer 14. n ⁺ epitaxial Si layer 14
Boron (B) and arsenic (As) were sequentially implanted into the region 5c sandwiched between the openings 5a and 5b formed in 1. to form the base region 15 and the emitter region 16. Then CV
A thin Si ₃ N ₄ film 17 and a thick interlayer insulating film 9 were formed by the D method (FIG. 2B). In this state, the exposed surfaces of n ⁺ epitaxial layer (collector region) 14, base region 15 and emitter region 16 are (111) faces.

【００４９】この露出している（１１１）面上に、先に
説明した選択的堆積法によって第１のＡｌ１２を堆積
し、さらにウエハ全面に第２のＡｌ１３を非選択的に堆
積しパターニングしてＡｌ配線１３を形成してバイポー
ラトランジスタを作製した（図２（ｃ））。On the exposed (111) plane, the first Al12 is deposited by the selective deposition method described above, and the second Al13 is non-selectively deposited and patterned on the entire surface of the wafer. The Al wiring 13 was formed and the bipolar transistor was produced (FIG.2 (c)).

【００５０】[0050]

【発明の効果】以上説明したように、本発明において
は、Ｓｉ（１００）ウエハ表面に素子を形成する場合に
も、基板ＳｉとＡｌ配線との接続の際に、基板Ｓｉ表面
として、Ｓｉ（１１１）面を用いることができるため、
成膜法としてＤＭＡＨとＨ₂ を用いた熱ＣＶＤ法を用い
ることによりＳｉ（１１１）面上に容易に単結晶Ａｌ膜
を形成することができる。従って、単結晶Ａｌ膜をソー
ス，ドレイン電極引出し部に用い、Ｓｉ（１００）面上
にＭＯＳ構造を持つＭＯＳトランジスタを形成すること
ができる。また、エミッタ，コレクタおよびベースの引
出し電極部にＡｌ単結晶を用いたバイポーラトランジス
タを形成することができる。またＳｉ（１００）ウエハ
を用いて形成する半導体集積回路においても、単結晶Ａ
ｌ膜をＡｌ配線材料として用いることができるため、半
導体集積回路の耐久性，信頼性を増すことができる。As described above, according to the present invention, even when an element is formed on the surface of a Si (100) wafer, Si ( Since the (111) plane can be used,
By using a thermal CVD method using DMAH and H ₂ as a film forming method, a single crystal Al film can be easily formed on the Si (111) surface. Therefore, it is possible to form a MOS transistor having a MOS structure on the Si (100) plane by using the single crystal Al film for the source / drain electrode extraction portion. Further, it is possible to form a bipolar transistor using Al single crystal for the extraction electrode portions of the emitter, collector and base. Even in a semiconductor integrated circuit formed by using a Si (100) wafer, the single crystal A
Since the l film can be used as an Al wiring material, the durability and reliability of the semiconductor integrated circuit can be increased.

【００５１】さらに、Ｓｉ（１００）面に対して傾斜し
て形成されるＳｉ（１１１）面に電極を形成するため、
平面上の電極占有面積を減少させることができ、素子の
微細化に寄与できるなど、本発明は実用上極めて優れて
いる。Further, since the electrodes are formed on the Si (111) plane which is formed to be inclined with respect to the Si (100) plane,
The present invention is extremely excellent in practical use because it can reduce the area occupied by the electrodes on the plane and contribute to miniaturization of the device.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施例の工程を示す断面図であ
る。FIG. 1 is a cross-sectional view showing a process of a first embodiment of the present invention.

【図２】本発明の第２の実施例の工程を示す断面図であ
る。FIG. 2 is a cross-sectional view showing a process of the second embodiment of the present invention.

【図３】本発明を実施するに好適な金属膜連続形成装置
の一例を工程順に整列して示した模式図である。FIG. 3 is a schematic view showing an example of a continuous metal film forming apparatus suitable for carrying out the present invention, which is arranged in the order of steps.

【図４】図３に示した装置の概略平面図である。4 is a schematic plan view of the device shown in FIG.

【図５】図４に示した装置に基体の移動順序を矢印で付
加した概略平面構成図である。5 is a schematic plan configuration diagram in which the movement order of the substrate is added by an arrow to the apparatus shown in FIG.

【符号の説明】[Explanation of symbols]

１ 基体 ２ 熱酸化膜 ３ Ｓｉ（１００）面 ４ Ｓｉ（１１１）面 ６ ＬＯＣＯＳ酸化膜 ７ ゲート酸化膜 ８ ゲート電極 ９ 層間絶縁膜 １０ ソース領域 １１ ゲート領域 １２ 選択堆積Ａｌ膜 １３ Ａｌ配線 １４ ｎ⁺ エピタキシャルＳｉ層（コレクタ領域） １５ ベース領域 １６ エミッタ領域 １７ Ｓｉ₃ Ｎ₄ 膜 ２０ ゲートバルブ ２１，２５ ロードロック室 ２２ ＣＶＤ反応室 ２３ Ｒｆエッチング室 ２４ スパッタリング室 ２６ 排気系 ２８ ＣＶＤ用基体ホルダ ２９ ＣＶＤ用ガス導入ライン ３０ Ｒｆエッチング用基体ホルダ ３１ Ｒｆエッチング用電極 ３２ Ｒｆエッチング用Ａｒ供給ライン ３３ スパッタリング用基体ホルダ ３４ スパッタリング用ターゲット電極 ３４ａ スパッタリング用ターゲット材 ３５ スパッタリング用Ａｒ供給ライン ３６ 搬送室 ３７ アーム（搬送手段） ４０ ランプ（直接加熱源） ４１ ツメDESCRIPTION OF SYMBOLS 1 Substrate 2 Thermal oxide film 3 Si (100) surface 4 Si (111) surface 6 LOCOS oxide film 7 Gate oxide film 8 Gate electrode 9 Interlayer insulating film 10 Source region 11 Gate region 12 Selective deposition Al film 13 Al wiring 14 n ⁺ Epitaxial Si layer (collector region) 15 Base region 16 Emitter region 17 Si ₃ N ₄ film 20 Gate valve 21, 25 Load lock chamber 22 CVD reaction chamber 23 Rf etching chamber 24 Sputtering chamber 26 Exhaust system 28 CVD substrate holder 29 For CVD Gas introduction line 30 Rf etching substrate holder 31 Rf etching electrode 32 Rf etching Ar supply line 33 Sputtering substrate holder 34 Sputtering target electrode 34a Sputtering target material 35 Sputtering Ar supply laser Down 36 transfer chamber 37 arm (conveying means) 40 lamp (direct heating source) 41 pawl

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205 29/04 7377−4Ｍ 29/784 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. ⁵ Identification number Office reference number FI technical display location H01L 21/3205 29/04 7377-4M 29/784

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】 絶縁層から露出したＳｉ（１１１）面に
アルミニウムまたはアルミニウム合金膜が堆積している
ことを特徴とする半導体装置。1. A semiconductor device characterized in that an aluminum or aluminum alloy film is deposited on a Si (111) surface exposed from an insulating layer. 【請求項２】 前記アルミニウムが単結晶アルミニウム
であることを特徴とする請求項１に記載の半導体装置。2. The semiconductor device according to claim 1, wherein the aluminum is single crystal aluminum. 【請求項３】 前記アルミニウムまたはアルミニウム合
金膜が原料ガスとしてアルキルアルミニウムハイドライ
ドとＨ₂ の混合ガスを用いた熱ＣＶＤ法によって堆積さ
れた膜であることを特徴とする請求項１または２に記載
の半導体装置。3. The aluminum or aluminum alloy film according to claim 1, wherein the aluminum or aluminum alloy film is a film deposited by a thermal CVD method using a mixed gas of alkyl aluminum hydride and H ₂ as a source gas. Semiconductor device. 【請求項４】 前記Ｓｉ（１１１）面の露出部分が、Ｍ
ＯＳトランジスタのソース領域および／またはドレイン
領域であり、かつ前記ＭＯＳトランジスタのＭＯＳ構造
がＳｉ（１００）面上に形成されていることを特徴とす
る請求項１，２および３のうちのいずれかに記載の半導
体装置。4. The exposed portion of the Si (111) plane is M
4. The source region and / or drain region of an OS transistor, and the MOS structure of the MOS transistor is formed on a Si (100) plane. The semiconductor device described. 【請求項５】 前記アルミニウムまたはアルミニウム合
金膜がバイポーラトランジスタのベース，コレクタおよ
びエミッタのそれぞれの引出し電極であることを特徴と
する請求項１，２および３のうちのいずれかに記載の半
導体装置。5. The semiconductor device according to claim 1, wherein the aluminum or aluminum alloy film is extraction electrodes for each of a base, a collector and an emitter of a bipolar transistor. 【請求項６】 シリコン基板の（１００）面上に絶縁層
を形成する工程と、該絶縁層に開孔部を設ける工程と、
開孔部の前記シリコン基板をエッチングして底面が（１
００）面，側壁が（１１１）面である凹部を形成する工
程と、前記シリコン基板の前記凹部を含む個所に機能素
子構成部を形成する工程と、前記（１１１）面にアルミ
ニウムまたはアルミニウム合金膜を堆積する工程とを有
することを特徴とする半導体装置の製造方法。6. A step of forming an insulating layer on a (100) surface of a silicon substrate, and a step of providing an opening portion in the insulating layer,
The silicon substrate in the opening is etched so that the bottom surface is (1
Forming a recess having a (00) face and a (111) face as a side wall, forming a functional element component in a portion of the silicon substrate including the recess, and forming an aluminum or aluminum alloy film on the (111) face. And a step of depositing the semiconductor device. 【請求項７】 前記エッチング工程が異方性エッチング
工程であることを特徴とする請求項６に記載の半導体装
置の製造方法。7. The method of manufacturing a semiconductor device according to claim 6, wherein the etching step is an anisotropic etching step. 【請求項８】 前記アルミニウムまたはアルミニウム合
金膜の堆積工程が、原料ガスとしてアルキルアルミニウ
ムハイドライドとＨ₂ の混合ガスを用いた熱ＣＶＤ法に
よることを特徴とする請求項６に記載の半導体装置の製
造方法。8. The manufacturing of a semiconductor device according to claim 6, wherein the step of depositing the aluminum or aluminum alloy film is performed by a thermal CVD method using a mixed gas of alkylaluminum hydride and H ₂ as a source gas. Method.