JPH04192422A - Semiconductor device and manufacture thereof - Google Patents

Abstract

PURPOSE:To obtain a semiconductor device formed with microscopic metal wirings without a lithography step by providing wirings in which adjacent metal regions of a metal region extended on a noninsulating layer are brought into contact with each other. CONSTITUTION:An electrically floating conductive layer 108 is formed in an insulating film 206 in contact with a PMOS drain electrode 106 and an NMOS drain electrode 107. The electrode 106, the electrode 107 and the layer 108 are connected to each other to form wirings 109. The wirings 109 are formed by selectively growing metal material on the electrodes 106, 107 and the layer 108, switching to a film forming condition for overgrowing them, and laterally extending the grown metals to be connected to each other. Thus, when main electrodes of elements are electrically connected, patterning of wiring metal is not required, and microscopic wirings can be formed in a self-alignment manner.

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置に関し、特に金属配線工程を用いて
形成した半導体装置全般に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to semiconductor devices, and particularly to semiconductor devices in general formed using a metal wiring process.

［従来の技術］ 一般に、半導体集積回路中では、半導体基板中に形成さ
れた半導体能動素子間の相互の接続あるいは素子とパッ
ドとの接続等を行なうのに、Ａ２などの金属で形成され
た金属配線を主に使用している。[Prior Art] Generally, in a semiconductor integrated circuit, a metal such as A2 is used to connect semiconductor active elements formed in a semiconductor substrate to each other or to connect an element to a pad. Mainly used for wiring.

第２０図は従来の金属配線工程を用いて形成されたＣ−
ＭＯＳインバータの模式図である。第２１図は第２０図
のＦ−Ｆ’線に沿った断面図である。第２０図において
、１０１はＰチャネルＭＯ３）ランジスタのソース電極
、１０２はソース電極１０１と最高電位の電源をつなぐ
配線、１０３はＮＭＯ３トランジスタのソース電極、１
０４はソース電極と最低電位の電源をつなぐ配線、１０
５はゲート電極でかつインバータの入力端子、１０６は
ＰＭＯ５のドレインに電極、１０７はＮＭＯ３のドレイ
ン電極、１０９はドレイン電極１０６および１０７を相
互に接続する配線でかつインバータの出力端子である。Figure 20 shows a C-
FIG. 2 is a schematic diagram of a MOS inverter. FIG. 21 is a sectional view taken along line FF' in FIG. 20. In FIG. 20, 101 is the source electrode of the P-channel MO3) transistor, 102 is the wiring connecting the source electrode 101 and the highest potential power source, 103 is the source electrode of the NMO3 transistor, 1
04 is the wiring connecting the source electrode and the lowest potential power source, 10
5 is a gate electrode and an input terminal of the inverter, 106 is an electrode on the drain of PMO 5, 107 is a drain electrode of NMO3, and 109 is a wiring interconnecting drain electrodes 106 and 107 and is an output terminal of the inverter.

第２１図において、２０１はＰＭＯ３のＰ８型ドレイン
層、２０２はＮＭＯ３のｎ゛型トド１４２層２０３はｎ
型層、２０４はＰ型層、２０５はＰ型基板、２０６は絶
縁膜である。In FIG. 21, 201 is a P8 type drain layer of PMO3, 202 is an n-type drain layer 142 of NMO3, and 203 is an n type drain layer.
204 is a P-type layer, 205 is a P-type substrate, and 206 is an insulating film.

第２２図は第２１図に示す構造を実現するための製造工
程の説明図である。第２２図において第２１図と同様の
箇所には同一の符合を付す。以下、第２２図に従ってＣ
−ＭＯＳインバータの製造方法について説明する。FIG. 22 is an explanatory diagram of the manufacturing process for realizing the structure shown in FIG. 21. In FIG. 22, the same parts as in FIG. 21 are given the same reference numerals. Hereinafter, according to Figure 22, C
- A method for manufacturing a MOS inverter will be explained.

（１）Ｐ型基板２０５上にｎ型層２０３を堆積する。(1) Deposit an n-type layer 203 on a p-type substrate 205.

（２）ｎ型層２０３中に、イオン注入およびアニール工
程によりＰ型層２０４を形成する。(2) A P-type layer 204 is formed in the N-type layer 203 by ion implantation and an annealing process.

（３）　ＳｉＯ□膜３０１次いで５ｉｘＮ４膜３０２を
堆積した後、パターニングしてＳｉ層をエツチングする
。その後ＳｉＪ＜／Ｓｉ０□２層膜の側面に、ドライエ
ツチングの異方性を利用して、不図示の第２のＳｉ、Ｎ
４膜を形成する。(3) After depositing the SiO□ film 301 and then the 5ixN4 film 302, the Si layer is patterned and etched. After that, by using the anisotropy of dry etching, a second Si, N,
4 films are formed.

（４）　５ｉｓＮｎ膜３０２をマスクとして選択酸化を
行なう。その後５ｉｘＮ４膜をエツチング除去する。(4) Perform selective oxidation using the 5isNn film 302 as a mask. Thereafter, the 5ixN4 film is removed by etching.

（５）イオン注入およびアニール工程によりＰ′″型ド
レイン層２０１およびｎ゛型トド１１２層２０２形成す
る。(5) P'' type drain layer 201 and n'' type drain layer 202 are formed by ion implantation and annealing process.

（６）　ＳｉＯ□膜２０６を堆積した後、コンタクトホ
ールな形成する。(6) After depositing the SiO□ film 206, a contact hole is formed.

（７）金属材料を堆積した後、金属材料をパターニング
して配線１０９を形成する。このように配線１０９を形
成したものが、第２１図に示すＣ−ＭＯＳインバータで
ある。(7) After depositing the metal material, pattern the metal material to form the wiring 109. The C-MOS inverter shown in FIG. 21 has the wiring 109 formed in this way.

［発明が解決しようとする課題］ しかしながら、上述の従来の半導体集積回路においては
、以上のような問題点があった。[Problems to be Solved by the Invention] However, the above-mentioned conventional semiconductor integrated circuit has the above-mentioned problems.

所望の金属配線を形成するために、コンタクトホールの
パターニングを行なった後に、そのコンタクトホールに
位置合わせをして金属配線のパターニングを行なう必要
がある。そのため、コンタクトホールを形成する工程お
よび金属配線を形成する工程のそれぞれにおいてフォト
リソグラフィ工程が必要であり、工程が複雑でかつコス
トがかかる。In order to form a desired metal wiring, it is necessary to pattern the contact hole and then pattern the metal wiring by aligning the contact hole with the contact hole. Therefore, a photolithography process is required in each of the process of forming a contact hole and the process of forming a metal wiring, making the process complicated and costly.

また、フォトマスク相互の位置合わせ誤差をパターン設
計に見込む必要があるため、微細なパターン設計には不
向きである。Further, since it is necessary to take into account alignment errors between photomasks in pattern design, this method is not suitable for fine pattern design.

金属材料（特に八β）は反射率が高くて迷光を生じやす
いため、リングラフィ工程による微細なパターニングが
困難である。Metal materials (particularly 8β) have high reflectance and easily generate stray light, making it difficult to perform fine patterning using a phosphorography process.

本発明の目的は、上述の問題点を解決し、リソグラフィ
工程なしに微細な金属配線を形成した半導体装置および
かかる半導体装置を製造する方法を提供することにある
。An object of the present invention is to solve the above-mentioned problems and provide a semiconductor device in which fine metal wiring is formed without a lithography process, and a method for manufacturing such a semiconductor device.

［課題を解決するための手段］ このような目的を達成するために、本発明の半導体装置
は、基体表面上に設けられた絶縁層と、該絶縁層に複数
設けられた非絶縁領域とを有し、前記非絶縁層上に延在
した金属領域の隣接する金属領域同士が接触して形成さ
れた配線を有することを特徴とする。[Means for Solving the Problems] In order to achieve such an object, the semiconductor device of the present invention includes an insulating layer provided on the surface of a substrate and a plurality of non-insulating regions provided in the insulating layer. It is characterized by having a wiring formed in such a manner that adjacent metal regions of the metal regions extending on the non-insulating layer are in contact with each other.

さらに、本発明による半導体装置の製造方法は、半導体
基体の主面上に設けられた非電子供与性の絶縁膜上に配
線層を有する半導体装置の製造方法において、前記絶縁
膜表面に互いに離間した複数の電子供与性の表面部を形
成し、前記複数の表面部に選択的に導電材料を堆積させ
オーバークローズさせることにより連続した前記導電材
料からなる前記配線層を形成することを特徴とする。Further, in the method for manufacturing a semiconductor device according to the present invention, in the method for manufacturing a semiconductor device having a wiring layer on a non-electron-donating insulating film provided on a main surface of a semiconductor substrate, wiring layers spaced apart from each other on the surface of the insulating film are provided. The present invention is characterized in that a plurality of electron-donating surface portions are formed, and a conductive material is selectively deposited on the plurality of surface portions to overclose them, thereby forming the interconnection layer made of the continuous conductive material.

［作　用］ 本発明においては、ひとつもしくは複数の導電層を、絶
縁層中または素子の主電極上に形成させ、その導電層上
に金属材料を選択的に成長させ、また、複数の導電層上
に成長させた金属材料はその横方向への拡がりにより相
互に接続するように配置することにより、リングラフィ
工程が不要で、かつ下層の導電層にセルファラインで微
細な金属配線を形成することができる。[Function] In the present invention, one or more conductive layers are formed in an insulating layer or on the main electrode of an element, a metal material is selectively grown on the conductive layer, and a plurality of conductive layers are formed. By arranging the metal materials grown on top so that they are interconnected by spreading in the lateral direction, a phosphorography process is not required, and fine metal wiring can be formed in the underlying conductive layer using self-line. I can do it.

［実施例］ 以下、本発明の好適な実施態様例について説明する。[Example] Hereinafter, preferred embodiments of the present invention will be described.

第１図は本発明による半導体装置を示す模式図である。FIG. 1 is a schematic diagram showing a semiconductor device according to the present invention.

第１図においてはＰＭＯ３とＮＭＯ３からインバータが
構成されている。第２図は第１図のＡ−Ａ’線に沿った
断面図である。第１図および第２図において第１４図お
よび第１５図と同様の箇所には同一の符号を付す。１０
８は電気的にフローティングな導電層であり、例えば多
結晶シリコン、シリサイドあるいは金属で形成されてい
る。In FIG. 1, an inverter is composed of PMO3 and NMO3. FIG. 2 is a sectional view taken along line AA' in FIG. 1. In FIGS. 1 and 2, the same parts as in FIGS. 14 and 15 are given the same reference numerals. 10
Reference numeral 8 denotes an electrically floating conductive layer made of, for example, polycrystalline silicon, silicide, or metal.

Ｐ型基板２０６の主表面上に積層されたｎ型層２０３お
よびｐ型層２０４のそれぞれに、主電極であるｐ′″型
ドレイン層２０１およびｎ′″型トレイン層２０２それ
ぞれの上に、導電層であるＰＭＯＳドレイン電極１０６
およびＮＭＯＳドレイン電極１０７が形成されている。On each of the n-type layer 203 and p-type layer 204 stacked on the main surface of the P-type substrate 206, a conductive layer is placed on the p''-type drain layer 201 and the n''-type train layer 202, which are main electrodes. PMOS drain electrode 106 which is a layer
and an NMOS drain electrode 107 are formed.

ＰＭＯＳドレイン電極１０６およびＮＭＯＳドレイン電
極１（１７に接している絶縁膜２０６中には、電気的に
フローティングな導電層１０８が形成されている。導電
層１０８は例えば多結晶シリコン、シリサイドあるいは
金属で形成されている。ＰＭＯＳドレイン電極１０６　
、　ＮＭＯＳドレイン電極１０７および導電層１０８を
相互に接続して配線１０９が形成されている。An electrically floating conductive layer 108 is formed in the insulating film 206 that is in contact with the PMOS drain electrode 106 and the NMOS drain electrode 1 (17).The conductive layer 108 is made of, for example, polycrystalline silicon, silicide, or metal. PMOS drain electrode 106
, a wiring 109 is formed by interconnecting the NMOS drain electrode 107 and the conductive layer 108.

配線１０９は、金属材料をＰＭＯＳドレイン電極１０６
゜ＮＭＯＳドレイン電極１０７および導電層１０ｇの上
に後述する方法にて選択的に成長させ、オーバークロー
ズさせる成膜条件に切換えて、成長させた金属のそれぞ
れが横方向に拡がって相互に接続することにより形成さ
れる。The wiring 109 connects a metal material to the PMOS drain electrode 106.
゜Grow selectively on the NMOS drain electrode 107 and the conductive layer 10g by the method described later, and switch to overclose film forming conditions so that each of the grown metals spreads laterally and connects to each other. formed by.

このように、素子と素子の主電極を電気的に接続する際
に、配線金属のバター二′ングが不要であるので、微細
な配線をセルファラインで形成することができ、同時に
製造工程短縮および製造コストの削減をはかることがで
きる。In this way, since there is no need to butter the wiring metal when electrically connecting the main electrodes of the elements, it is possible to form fine wiring with self-alignment, and at the same time shorten the manufacturing process. Manufacturing costs can be reduced.

本発明に好適な、金属の選択成長法は、アルキルハイド
ライドのガスと水素ガスとを用いて、基体上に表面反応
により堆積膜を形成するものである。A selective metal growth method suitable for the present invention is one in which a deposited film is formed on a substrate by a surface reaction using alkyl hydride gas and hydrogen gas.

（成膜方法） 本発明による電極の形成に好適な成膜方法について以下
に説明する。(Film Forming Method) A film forming method suitable for forming the electrode according to the present invention will be described below.

この方法は、上述した構成の電極を形成する為に開孔へ
導電材料を埋め込むのに適した成膜方法である。This method is a film forming method suitable for filling the openings with a conductive material in order to form the electrodes having the above-described structure.

本発明に好適な成膜方法とは、アルキルアルミニウムハ
イドライドのガスと水素ガスとを用いて、電子供与性の
基体上に表面反応により堆積膜を形成するものである（
以下Ａｊ２−ＣＶＤ法と称する）。A film forming method suitable for the present invention is one in which a deposited film is formed on an electron-donating substrate by a surface reaction using an alkyl aluminum hydride gas and hydrogen gas (
(hereinafter referred to as Aj2-CVD method).

特に、原料ガスとしてモノメチルアルミニウムハイドラ
イド（ＭＭＡＨ）またはジメチルアルミニウムハイドラ
イド（ＤＭＡＨ）を用い、反応ガスとしてＨ２ガスを用
い、これらの混合ガスの下で基体表面を加熱すれば良質
のＡｌ１膜を堆積することが出来る。ここで、ＡＩ２選
択堆積の際には直接加熱または間接加熱により基体の表
面温度をアルキルアルミニウムハイドライドの分解温度
以上４５０℃未満に保持することが好ましく、より好ま
しくは２６０℃以上４４０℃以下がよい。In particular, if monomethylaluminum hydride (MMAH) or dimethylaluminum hydride (DMAH) is used as the raw material gas, H2 gas is used as the reaction gas, and the substrate surface is heated under a mixed gas of these, a high-quality Al1 film can be deposited. I can do it. Here, during selective deposition of AI2, it is preferable to maintain the surface temperature of the substrate at a temperature higher than the decomposition temperature of the alkyl aluminum hydride and lower than 450° C., more preferably between 260° C. and 440° C., by direct heating or indirect heating.

基体を上記温度範囲になるべく加熱する方法としては直
接加熱と間接加熱とがあるが、特に直接加熱により基体
を上記温度に保持すれば高堆積速度で良質のＡβ膜を形
成することができる。例えば、Ａｌ２膜形成時の基体表
面温度をより好ましい温度範囲である２６０℃〜４４０
℃とした時、３００人〜５ｏｏｏ人／分という抵抗加熱
の場合よりも高い堆積速度で良質な膜が得られるのであ
る。このような直接加熱（加熱手段からのエネルギーが
直接基体に伝達されて基体自体を加熱する）の方法とし
ては、例えば、ハロゲンランプ、キセノンランプ等によ
るランプ加熱があげられる。また、間接加熱の方法とし
ては抵抗加熱があり、堆積膜を形成すべき基体を支持す
るための堆積膜形成用の空間に配設された基体支持部材
に設けられた発熱体等を用いて行うことが出来る。Methods for heating the substrate to the above temperature range include direct heating and indirect heating, and in particular, if the substrate is maintained at the above temperature by direct heating, a high quality Aβ film can be formed at a high deposition rate. For example, the substrate surface temperature during Al2 film formation is set to a more preferable temperature range of 260°C to 440°C.
℃, a high-quality film can be obtained at a deposition rate higher than that in the case of resistance heating, which is 300 to 500 people/min. Examples of such a direct heating method (energy from a heating means is directly transmitted to the substrate to heat the substrate itself) include lamp heating using a halogen lamp, a xenon lamp, or the like. In addition, there is resistance heating as a method of indirect heating, which is carried out using a heating element etc. provided on a substrate support member disposed in a space for forming a deposited film to support a substrate on which a deposited film is to be formed. I can do it.

この方法により電子供与性の表面部分と非電子供与性の
表面部分とが共存する基体にＣＶＤ法を適用すれば電子
供与性の基体表面部分にのみ良好な選択性のもとにＡβ
の単結晶が形成される。このＡｌ２は電極／配線材料と
して望まれるあらゆる特性に優れたものとなる。即ち、
ヒルロックの発生確率の低減、アロイスパイク発生確率
の低減が達成されるのである。By this method, if the CVD method is applied to a substrate in which an electron-donating surface portion and a non-electron-donating surface portion coexist, Aβ
A single crystal of is formed. This Al2 has excellent properties desired as an electrode/wiring material. That is,
This results in a reduction in the probability of hillock occurrence and a reduction in the probability of alloy spike occurrence.

これは、電子供与性の表面としての半導体や導電体から
なる表面上に良質のＡｌ２を選択的に形成でき、且つそ
のＡβが結晶性に優れているが故に下地のシリコン等と
の共晶反応によるアロイスパイクの形成等がほとんどみ
られないか極めて少ないものと考えらる。そして、半導
体装置の電極として採用した場合には従来考えられてき
たＡで電極の概念を越えた従来技術では予想だにしなか
った効果が得られるのである。This is because high-quality Al2 can be selectively formed on a surface made of a semiconductor or conductor as an electron-donating surface, and because the Aβ has excellent crystallinity, it can undergo a eutectic reaction with the underlying silicon, etc. It is thought that the formation of alloy spikes due to this phenomenon is hardly seen or is extremely rare. When used as an electrode in a semiconductor device, effects that could not be expected using the conventional technology, which goes beyond the conventional concept of an electrode using A, can be obtained.

以上のように電子供与性の表面例えば絶縁膜に形成され
半導体基体表面が露出した開孔内に堆積されたＡ２は単
結晶構造となることを説明したが、このＡｌ２−ＣＶＤ
法によれば以下のようなＡεを主成分とする金属膜をも
選択的に堆積でき、その膜質も優れた特性を示すのであ
る。As described above, A2 deposited on an electron-donating surface, for example, in an opening formed in an insulating film and exposing the surface of a semiconductor substrate, has a single crystal structure.
According to this method, it is possible to selectively deposit metal films mainly composed of Aε as shown below, and the film quality also exhibits excellent characteristics.

たとえば、アルキルアルミニウムハイドライドのガスと
水素とに加えて ＳｉＨ４，５ｉＪｓ　、　５ｉＪｓ　、　Ｓｉ（ＣＨ３
）４、ＳｉＣｇ、４．５ＬＨ２ＣＩ！、　２、ＳＪＣβ
３等のＳＬ原子を含むガスや、ＴＬＣ（１４、ＴｉＢｒ
４．　Ｔ１　（ＣＬ）４等のＴｉ原子を含むガスや、 ビスアセチルアセトナト銅Ｃｕ（ＣｓＨｙＯ□）、ビス
ジピバロイルメタナイト銅Ｃｕ（ＣｘＨ＋ｅＯ□）２、
ビスヘキサフルオロアセチルアセトナト銅Ｃｕ（Ｃ５Ｈ
Ｆ、Ｏ□）２等のＣｕ原子を含むガス を適宜組み合わせて導入して混合ガス雰囲気として、例
えばＡｌ２−３ｉ、Ａｌ２−Ｔｉ、　Ａｌ２−Ｃｕ、Ａ
ｌ２−５Ｌ−Ｔｉ、　　Ａｌ２−Ｓｉ−Ｃｕ等の導電材
料を選択的に堆積させて電極を形成してもよい。For example, in addition to alkyl aluminum hydride gas and hydrogen, SiH4,5iJs, 5iJs, Si(CH3
) 4, SiCg, 4.5LH2CI! , 2, SJCβ
Gases containing SL atoms such as 3, TLC (14, TiBr
4. Gases containing Ti atoms such as T1 (CL)4, bisacetylacetonatocopper Cu (CsHyO□), bisdipivaloyl methanite copper Cu (CxH+eO□)2,
Bishexafluoroacetylacetonatocopper Cu (C5H
Gases containing Cu atoms such as F, O□)2, etc. are introduced in appropriate combinations to create a mixed gas atmosphere, such as Al2-3i, Al2-Ti, Al2-Cu, A
Electrodes may be formed by selectively depositing conductive materials such as 12-5L-Ti and Al2-Si-Cu.

また、上記Ａｌ−ＣＶＤ法は、選択性に優れた成膜方法
であり且堆積した膜の表面性が良好であるために、次の
堆積工程に非選択性の成膜方法を適用して、上述の選択
堆積したｉ膜および絶縁膜としての５Ｌ０２等の上にも
Ａｌ２又はＡｌ２を主成分とする金属膜を形成すること
により、半導体装置の配線として汎用性の高い好適な金
属膜を得ることができる。In addition, since the Al-CVD method is a film forming method with excellent selectivity and the surface properties of the deposited film are good, a non-selective film forming method is applied to the next deposition step. By forming a metal film containing Al2 or Al2 as a main component also on the selectively deposited i film and 5L02 as an insulating film, a metal film suitable for high versatility as wiring for semiconductor devices can be obtained. I can do it.

このような金属膜とは、具体的には以下のとおりである
。選択堆積したＡρ、Ａｌ２−３ｉ、Ａｆｆ−Ｔｉ　、
Ａ（１−Ｃｕ、　　Ａｌ２−Ｓｉ−Ｔｉ、Ａｌ２−　Ｓ
ｉ−Ｃｕと非選択的に堆積したＡρ、Ａｎ−Ｓｉ、Ａｌ
２−Ｔｉ、Ａｌ２−Ｃｕ、Ａｌ２−Ｓｉ−Ｔｉ、Ａｌ２
−Ｓｉ−Ｃｕとの組み合わせ等である。Specifically, such a metal film is as follows. Selectively deposited Aρ, Al2-3i, Aff-Ti,
A(1-Cu, Al2-Si-Ti, Al2-S
Aρ, An-Si, Al deposited non-selectively with i-Cu
2-Ti, Al2-Cu, Al2-Si-Ti, Al2
- combination with Si-Cu, etc.

非選択堆積のための成膜方法としては上述したＡρ−Ｃ
ＶＤ法以外のＣＶＤ法やスパッタリング法等がある。As a film forming method for non-selective deposition, the above-mentioned Aρ-C
There are CVD methods, sputtering methods, etc. other than the VD method.

（成膜装置） 次に、本発明による電極を形成するに好適な成膜装置に
ついて説明する。(Film Forming Apparatus) Next, a film forming apparatus suitable for forming the electrode according to the present invention will be described.

第３図ないし第５図に上述した成膜方法を適用するに好
適な金属膜連続形成装置を模式的に示す。FIGS. 3 to 5 schematically show a continuous metal film forming apparatus suitable for applying the film forming method described above.

この金属膜連続形成装置は、第２図に示すように、ゲー
トバルブ３１０ａ〜３１０ｆによって互いに外気遮断下
で連通可能に連接されているロードロック室３１１、第
１の成膜室としてのＣＶＤ反応室３１２、Ｒｆエツチン
グ室３１３、第２の成膜室としてのスパッタ室３１４、
ロードロック室３１５とから構成されており、各室はそ
れぞれ排気系３１６ａ〜３１６ｅによって排気され減圧
可能に構成されている。ここで前記ロードロツタ室３１
１は、スルーブツト性を向上させるために堆積処理前の
基体雰囲気を排気後にＨ２雰囲気に置き換える為の室で
ある。次のＣＶＤ反応室３１２は基体上に常圧または減
圧下で上述したＡｌ−ＣＶＤ法による選択堆積を行う室
であり、成膜すべき基体表面を少なくとも２００℃〜４
５０℃の範囲で加熱可能な発熱抵抗体３１７を有する基
体ホルダ３１ｇが内部に設けられるとともに、ＣＶＤ用
原料ガス導入ライン３１９によって室内にバブラー３１
９〜１で水素によりバブリングされ気化されたアルキル
アルミニウムハイドライド等の原料ガスが導入され、ま
たガスライン３１９゛より反応ガスとしての水素ガスが
導入されるように構成されている。次のＲｆエツチング
室３１３は選択堆積後の基体表面のクリーニング（エツ
チング）をＡｒ雰囲気下で行う為の室であり、内部には
基体を少なくとも１００℃〜２５０℃の範囲で加熱可能
な基体ホルダ３２０とＲｆエツチング用電極ライン３２
１とが設けられるとともに、Ａｒガス供給ライン３２２
が接続されている。次のスパッタ室３１４は基体表面に
Ａｒ雰囲気下でスパッタリングにより金属膜を非選択的
に堆積する室であり、内部に少な（とも２００℃〜２５
０℃の範囲で加熱される基体ホルダ３２３とスパッタタ
ーゲツト材３２４ａを取りつけるターゲット電極３２４
とが設けられるとともに、Ａｒガス供給ライン３２５が
接続されている。最後のロードロック室３１５は金属膜
堆積完了後の基体を外気中に出す前の調整室であり、雰
囲気をＮ２に置換するように構成されている。As shown in FIG. 2, this continuous metal film forming apparatus includes a load lock chamber 311 connected to each other by gate valves 310a to 310f so as to be able to communicate with each other while shutting off outside air, and a CVD reaction chamber as a first film forming chamber. 312, Rf etching chamber 313, sputtering chamber 314 as a second film forming chamber,
Each chamber is configured to be evacuated and depressurized by exhaust systems 316a to 316e, respectively. Here, the load rotor chamber 31
Reference numeral 1 denotes a chamber for replacing the substrate atmosphere before the deposition process with an H2 atmosphere after exhausting in order to improve throughput performance. The next CVD reaction chamber 312 is a chamber in which selective deposition is performed on the substrate by the above-mentioned Al-CVD method under normal pressure or reduced pressure, and the substrate surface to be deposited is heated at a temperature of at least 200°C to 40°C.
A substrate holder 31g having a heating resistor 317 that can be heated in a range of 50° C. is provided inside the substrate holder 31g, and a bubbler 31 is installed indoors by a CVD source gas introduction line 319.
A raw material gas such as alkyl aluminum hydride which has been bubbled with hydrogen and vaporized is introduced at 9-1, and hydrogen gas as a reaction gas is introduced from a gas line 319'. The next Rf etching chamber 313 is a chamber for cleaning (etching) the surface of the substrate after selective deposition in an Ar atmosphere, and inside there is a substrate holder 320 that can heat the substrate to at least 100°C to 250°C. and Rf etching electrode line 32
1 is provided, and an Ar gas supply line 322 is provided.
is connected. The next sputtering chamber 314 is a chamber in which a metal film is deposited non-selectively on the substrate surface by sputtering in an Ar atmosphere.
A substrate holder 323 heated in the range of 0°C and a target electrode 324 to which a sputter target material 324a is attached.
An Ar gas supply line 325 is connected thereto. The last load lock chamber 315 is an adjustment chamber before the substrate is exposed to the outside air after completion of metal film deposition, and is configured to replace the atmosphere with N2.

第４図は上述した成膜方法を適用するに好適な金属膜連
続形成装置の他の構成例を示しており、前述の第３図と
同じ部分については同一符号とする。第４図の装置が第
２図の装置と異なる点は、直接加熱手段としてハロゲン
ランプ３３０が設けられており基体表面を直接加熱出来
る点であり、そのだめに、基体ホルダ３１２には基体を
浮かした状態で保持するツメ３３１が配設されているこ
とである。FIG. 4 shows another configuration example of a continuous metal film forming apparatus suitable for applying the above-described film forming method, and the same parts as in FIG. 3 described above are given the same reference numerals. The apparatus shown in FIG. 4 differs from the apparatus shown in FIG. 2 in that it is equipped with a halogen lamp 330 as a direct heating means and can directly heat the surface of the substrate. A claw 331 is provided to hold the camera in a closed state.

このよう構成により基体表面を直接加熱することで前述
した様に堆積速度をより一層向上させることが可能であ
る。With this configuration, by directly heating the substrate surface, it is possible to further improve the deposition rate as described above.

上記構成の金属膜連続形成装置は、実際的には、第５図
に示すように、搬送室３２６を中継室として前記ロード
ロック室３１１　、　ＣＶＤ反応室３１２、Ｒｆエツチ
ング室３１３、スパッタ室３１４、ロードロック室３１
５が相互に連結された構造のものと実質的に等価である
。この構成ではロードロック室３１１はロードロック室
３１５を兼ねている。前記搬送室３２６には、図に示す
ように、ＡＡ力方向正逆回転可能かつ８Ｂ方向に伸縮可
能な搬送手段としてのアーム３２７が設けられており、
このアーム３２７によって、第６図中に矢印で示すよう
に、基体を工程に従って順次ロードロック室３１１から
ＣＶＤ室３１２　、　Ｒｆエツチング室３１３、スパッ
タ室３１４、ロードロック室３１５へと、外気にさらす
ことなく連続的に移動させることができるようになって
いる。As shown in FIG. 5, the metal film continuous forming apparatus having the above configuration actually includes the load lock chamber 311, the CVD reaction chamber 312, the Rf etching chamber 313, the sputtering chamber 314, and the transfer chamber 326 as a relay chamber. Load lock chamber 31
It is substantially equivalent to a structure in which 5 are interconnected. In this configuration, the load lock chamber 311 also serves as the load lock chamber 315. As shown in the figure, the transfer chamber 326 is provided with an arm 327 as a transfer means that is rotatable forward and backward in the AA force direction and extendable and retractable in the 8B direction.
This arm 327 allows the substrate to be exposed to the outside air from the load lock chamber 311 to the CVD chamber 312, the Rf etching chamber 313, the sputtering chamber 314, and the load lock chamber 315 in order according to the process, as shown by arrows in FIG. It is now possible to move it continuously.

（成膜手順） 本発明による電極および配線を形成する為の成膜手順に
ついて説明する。(Film Forming Procedure) A film forming procedure for forming electrodes and wiring according to the present invention will be described.

第７図は本発明による電極および配線を形成する為の成
膜手順を説明する為の模式的斜視図である。FIG. 7 is a schematic perspective view for explaining a film forming procedure for forming electrodes and wiring according to the present invention.

始めに概略を説明する。絶縁膜に開孔の形成された半導
体基体を用意し、この基体を成膜室に配しその表面を例
えば２６０℃〜４５０℃に保持して、アルキルアルミニ
ウムハイドライドとしてＤＭＡＨのガスと水素ガスとの
混合雰囲気での熱ＣＶＤ法により開孔内の半導体が露出
した部分に選択的にｌを堆積させる。もちろん前述した
ようにＳｉ原子等を含むガスを導入してＡβ−ＳＬ等の
八ρを主成分とする金属膜を選択的に堆積させてもよい
。次にスパッタリング法により選択的に堆積したＡ℃お
よび絶縁膜上にＡρ又は八４を主成分とする金属膜を非
選択的に形成する。その後、所望の配線形状に非選択的
に堆積した金属膜をバターニングすれば電極および配線
を形成することが出来る。First, I will explain the outline. A semiconductor substrate with openings formed in an insulating film is prepared, and this substrate is placed in a film forming chamber, its surface is maintained at, for example, 260°C to 450°C, and DMAH gas and hydrogen gas are mixed to form an alkyl aluminum hydride. L is selectively deposited on the exposed portion of the semiconductor inside the opening by thermal CVD in a mixed atmosphere. Of course, as described above, a gas containing Si atoms or the like may be introduced to selectively deposit a metal film mainly composed of 8ρ such as Aβ-SL. Next, a metal film containing Aρ or 84 as a main component is non-selectively formed on the A°C and insulating films selectively deposited by sputtering. Thereafter, electrodes and wiring can be formed by patterning the non-selectively deposited metal film in a desired wiring shape.

次に、第３図及び第６図を参照しながら具体的に説明す
るまず基体の用意をする。基体としては、例えば単結晶
Ｓｔウェハ上に各口径の開孔の設けられた絶縁膜が形成
されたものを用意する。Next, a substrate is prepared, which will be explained in detail with reference to FIGS. 3 and 6. The substrate is prepared, for example, by forming an insulating film with openings of various diameters on a single-crystal St wafer.

第７図（Ａ）はこの基体の一部分を示す模式図である。FIG. 7(A) is a schematic diagram showing a part of this base.

ここで、４０１は伝導性基体としての単結晶シリコン基
体、４０２は絶縁膜（層）としての熱酸化シリコン膜で
ある。４０３および４０４は開孔（露出部）であり、そ
れぞれ口径が異なる。Here, 401 is a single crystal silicon substrate as a conductive substrate, and 402 is a thermally oxidized silicon film as an insulating film (layer). 403 and 404 are openings (exposed portions), each having a different diameter.

基体上への第１配線層としての電極となるＡρ成膜の手
順は第３図をもってすれば次の通りである。Referring to FIG. 3, the procedure for forming the Aρ film, which will become the electrode as the first wiring layer, on the substrate is as follows.

まず、上述した基体をロードロック室３１１に配置する
。このロードロック室３１１に前記したように水素を導
入して水素雰囲気としてお（。そして、排気系３１６ｂ
により反応室３１２内をほぼ１×１０−”Ｔｏｒｒに排
気する。ただし反応室３１２内の真空度はＩ　Ｘ　１０
−”Ｔｏｒｒより悪くてもＡρは成膜出来る。First, the base body described above is placed in the load lock chamber 311. Hydrogen is introduced into this load lock chamber 311 as described above to create a hydrogen atmosphere (and the exhaust system 316b
The inside of the reaction chamber 312 is evacuated to approximately 1 x 10-'' Torr. However, the degree of vacuum inside the reaction chamber 312 is I x 10
−”Aρ can be formed even if it is worse than Torr.

そして、ガスライン３１９からバブリングされたＤＭＡ
Ｈのガスを供給する。ＤＭＡＨラインのキャリアガスに
はＨ２を用いる。Then, the DMA bubbled from the gas line 319
Supply H gas. H2 is used as the carrier gas for the DMAH line.

第２のガスライン３１９°は反応ガスとしてのＨ２用で
あり、この第２のガスライン３１９゛からＨ２を流し、
不図示のスローリークバルブの開度を調整して反応室３
１２内の圧力を所定の値にする。この場合の典型的圧力
は略々１．５Ｔｏｒｒがよい。ＤＭＡＨラインよりＤＭ
ＡＨを反応管内へ導入する。全圧を略々１．５Ｔｏｒｒ
　％ＤＭＡＨ分圧を略々５．ＯＸ　１Ｏ−３Ｔｏｒｒと
する。その後ハロゲンランプ３３０に通電しウェハを直
接加熱する。このようにしてＡｊ２を選択的に堆積させ
る。The second gas line 319° is for H2 as a reaction gas, and H2 is flowed from this second gas line 319°,
The reaction chamber 3 is opened by adjusting the opening degree of a slow leak valve (not shown).
12 to a predetermined value. A typical pressure in this case is approximately 1.5 Torr. DM from DMAH line
AH is introduced into the reaction tube. Total pressure approximately 1.5 Torr
%DMAH partial pressure approximately 5. OX 1O-3 Torr. Thereafter, the halogen lamp 330 is energized to directly heat the wafer. In this way, Aj2 is selectively deposited.

所定の堆積時間が経過した後、ＤＭＡＨの供給を一端停
止する。この過程で堆積されるｌ膜の所定の堆積時間と
は、ＳＬ（単結晶シリコン基体ｌ）上のＡ２膜の厚さが
、ＳｉＯ□（熱酸化シリコン膜２）の膜厚と等しくなる
までの時間であり、実験によりあらかじめ求めることが
出来る。After a predetermined deposition time has elapsed, the supply of DMAH is temporarily stopped. The predetermined deposition time for the l film deposited in this process is the time required until the thickness of the A2 film on the SL (single crystal silicon substrate l) becomes equal to the film thickness of SiO□ (thermally oxidized silicon film 2). It is time and can be determined in advance through experiments.

このときの直接加熱による基体表面の温度は２７０℃程
度とする。ここまでの工程によれば第７図（Ｂ）に示す
ように開孔内に選択的にＡρ膜４０５が堆積するのであ
る。At this time, the temperature of the substrate surface due to direct heating is approximately 270°C. According to the steps up to this point, the Aρ film 405 is selectively deposited inside the openings as shown in FIG. 7(B).

以上をコンタクトホール内に電極を形成する為の第１成
膜工程と称する。The above process is referred to as a first film forming process for forming an electrode in a contact hole.

上記第１成膜工程後、ＣＶＤ反応室３１２を排気系３１
６ｂにより５　Ｘ　１０−”Ｔｏｒｒ以下の真空度に到
達するまで排気する。同時に、Ｒｆエツチング室３１３
を５　ｘ　１０−’Ｔｏｒｒ以下に排気する。両室が上
記真空度に到達したことを確認した後、ゲートバルブ３
１０ｃが開き、基体を搬送手段によりＣＶＤ反応室３１
２からＲｆエツチング室３１３へ移動し、ゲートバルブ
３１０ｃを閉じる。基体をＲｆエツチング室３１３に搬
送し、排気系３１６ｃによりＲｆエツチング室３１３を
１０−’Ｔｏｒｒ以下の真空度に達するまで排気する。After the first film forming step, the CVD reaction chamber 312 is
6b until a vacuum level of 5×10-” Torr or less is reached. At the same time, the Rf etching chamber 313
is evacuated to below 5 x 10-' Torr. After confirming that both chambers have reached the above vacuum level, open the gate valve 3.
10c is opened, and the substrate is transferred to the CVD reaction chamber 31 by the conveying means.
2 to the Rf etching chamber 313, and close the gate valve 310c. The substrate is transferred to the Rf etching chamber 313, and the Rf etching chamber 313 is evacuated by the exhaust system 316c until a vacuum level of 10-' Torr or less is reached.

その後Ｒｆエツチング用アルゴン供給ライン３２２によ
りアルゴンを供給し、Ｒｆエツチング室３１３を１０−
１〜１０−”Ｔｏｒｒのアルゴン雰囲気に保つ、　Ｒｆ
エツチング用基体ホルダー３２０を２００℃程に保ち、
Ｒｆエツチング用電極３２１へ１００ＷのＲｆパワーを
６０秒間程供給し、　Ｒｆエツチング室３１３内でアル
ゴンの放電を生起させる。このようにすれば、基体の表
面をアルゴンイオンによりエツチングし、ＣＶＤ堆積膜
の不要な表面層をとり除くことができる。この場合のエ
ツチング深さは酸化物相当で約１００人程度８する。な
お、ここでは、Ｒｆエツチング室でＣＶＤ堆積膜の表面
エツチングを行ったが、真空中を搬送される基体のＣＶ
Ｄ膜の表面層は大気中の酸素等を含んでいないため、Ｒ
ｆエツチングを行わなくてもかなわない。その場合、Ｒ
ｆエツチング室３１３は、ＣＶＤ反応室１２とスパッタ
室３１４の温度差が大きく異なる場合、温度変化を短時
間で行なうための温度変更室として機能する。After that, argon is supplied through the Rf etching argon supply line 322, and the Rf etching chamber 313 is
Maintain an argon atmosphere of 1 to 10-” Torr, Rf
Keep the etching substrate holder 320 at about 200°C,
Rf power of 100 W is supplied to the Rf etching electrode 321 for about 60 seconds to cause argon discharge in the Rf etching chamber 313. In this way, the surface of the substrate can be etched with argon ions to remove unnecessary surface layers of the CVD deposited film. In this case, the etching depth is approximately 100 mm equivalent to the oxide. Here, the surface of the CVD deposited film was etched in the Rf etching chamber, but the CVD film of the substrate transported in vacuum
Since the surface layer of the D film does not contain atmospheric oxygen, etc., the R
No need to perform f-etching. In that case, R
The f-etching chamber 313 functions as a temperature changing chamber for changing the temperature in a short time when the temperature difference between the CVD reaction chamber 12 and the sputtering chamber 314 is large.

Ｒｆエツチング室３１３において、Ｒｆエツチングが終
了した後、アルゴンの流入を停止し、Ｒｆエツチング室
３１３内のアルゴンを排気する。Ｒｆエツチング室３１
３を５　ｘ　１０−’Ｔｏｒｒまで排気し、かつスパッ
タ室３１４を５　Ｘ　１０−’Ｔｏｒｒ以下に排気した
後、ゲートバルブ３１０ｄを開く。その後、基体を搬送
手段を用いてＲｆエツチング室３１３からスパッタ室３
１４へ移動させゲートバルブ３１０ｄを閉じる。After the Rf etching is completed in the Rf etching chamber 313, the flow of argon is stopped and the argon in the Rf etching chamber 313 is exhausted. Rf etching chamber 31
After the sputtering chamber 314 is evacuated to a pressure of 5 x 10-' Torr or less, the gate valve 310d is opened. Thereafter, the substrate is transported from the Rf etching chamber 313 to the sputtering chamber 3 using a conveying means.
14 and close the gate valve 310d.

基体をスパッタ室３１４に搬送してから、スパッタ室３
１４をＲｆエツチング室３１３と同様に１Ｏ−１〜１０
−”Ｔｏｒｒのアルゴン雰囲気となし、基体を載置する
基体ホルダー３２３の温度を２００〜２５０℃程に設定
する。そして、５〜ｌＯｋｗのＤＣパワーでアルゴンの
放電を行い、Ａｌ２．やＡｌ２−５ｉ　　（Ｓｔ：０．
５％）等のターゲツト材をアルゴンイオンで削り　Ａρ
やＡＱ−ＳＬ等の金属を基体上に１００００人／分程の
堆積速度で成膜を行う。この工程は非選択的堆積工程で
ある。これを電極と接続する配線を形成する為の第２成
膜工程と称する。After transporting the substrate to the sputtering chamber 314, the sputtering chamber 3
14 to 1O-1 to 10 as in the Rf etching chamber 313.
-"Torr argon atmosphere and set the temperature of the substrate holder 323 on which the substrate is placed to about 200 to 250 degrees Celsius. Then, argon discharge is performed with a DC power of 5 to 10 kW, and Al2. and Al2-5i (St: 0.
5%) etc. with argon ions.Aρ
A film of a metal such as or AQ-SL is formed on a substrate at a deposition rate of about 10,000 people/minute. This process is a non-selective deposition process. This is called a second film forming step for forming wiring to connect to the electrodes.

基体上に５０００人程の金属膜を形成した後、アルゴン
の流入およびＤＣパワーの印加を停止する。After forming about 5000 metal films on the substrate, the flow of argon and the application of DC power are stopped.

ロードロック室３１１を５　Ｘ　１０−”Ｔｏｒｒ以下
に排気した後、ゲートバルブ３１０ｅを開き基体を移動
させる。ゲートバルブ３１０ｅを閉じた後、ロードロッ
ク室３１１にＮ２ガスを大気圧に達するまで流しゲート
バルブ３１０ｆを開いて基体を装置の外へ取り出す。After evacuating the load lock chamber 311 to 5 x 10-'' Torr or less, open the gate valve 310e and move the substrate. After closing the gate valve 310e, flow N2 gas into the load lock chamber 311 until atmospheric pressure is reached through the gate. Open the valve 310f and take the substrate out of the apparatus.

以上の第２Ａρ膜堆積工程によれば第７図（Ｃ）のよう
にＳｉＯ□膜４０膜上０２上膜４０６を形成することが
できる。According to the second Aρ film deposition step described above, it is possible to form the SiO □ film 40 and the 02 upper film 406 as shown in FIG. 7(C).

そして、この人β膜４０６を第７図（Ｄ）のようにバタ
ーニングすることにより所望の形状の配線を得ることが
できる。Then, by patterning this human β film 406 as shown in FIG. 7(D), wiring in a desired shape can be obtained.

（実験例） 以下に、上記Ａｌ−ＣＶＤ法が優れており、且つそれに
より開孔内に堆積したＡｌ２がいかに良質の膜であるか
を実験結果をもとに説明する。(Experimental Example) The superiority of the above-mentioned Al-CVD method and how the Al2 deposited in the openings is a high-quality film will be explained below based on experimental results.

まず基体としてＮ型単結晶シリコンウェハーの表面を熱
酸化して８０００人のＳｉＯ□を形成し０．２５μ■Ｘ
０．２５μｍ角から１００μｍ　Ｘ　　１００μｍ角の
各種口径の開孔をパターニングして下地のＳｉ単結晶を
ｎ８させたものを複数個用意した（サンプル１−１）。First, the surface of an N-type single crystal silicon wafer as a substrate was thermally oxidized to form 8000 SiO□ and 0.25 μ■
A plurality of Si single crystals were prepared by patterning openings of various diameters from 0.25 μm square to 100 μm×100 μm square to n8 (sample 1-1).

これらを以下の条件によるＡｌ−ＣＶＤ法により　Ａρ
膜を形成した。原料ガスとしてＤＭＡＨ１反応ガスとし
て水素、全圧力を１．５Ｔｏｒｒ　、　ＤＭＡ８分圧を
５．０×１０　”Ｔｏｒｒという共通条件のもとで、ハ
ロゲンランプに通電する電力量を調整し直接加熱により
基体表面温度を２００℃〜４９０℃の範囲で設定し成膜
を行った。Aρ
A film was formed. Under the common conditions of DMAH as the raw material gas and hydrogen as the reaction gas, a total pressure of 1.5 Torr, and a DMA8 partial pressure of 5.0 x 10'' Torr, the amount of electricity supplied to the halogen lamp was adjusted to directly heat the substrate surface. Film formation was performed at a temperature set in the range of 200°C to 490°C.

その結果を表１に示す。The results are shown in Table 1.

（以下余白） 表１から判るように、直接加熱による基体表面温度が２
６０℃以上では、Ａｊ２が開孔内に３０００〜５０００
人／分という高い堆積速度で選択的に堆積した。(Left below) As can be seen from Table 1, the substrate surface temperature due to direct heating is 2.
At 60°C or higher, Aj2 is 3000 to 5000 within the opening.
selectively deposited at high deposition rates of 1 person/min.

基体表面温度が２６０℃〜４４０℃の範囲での開孔内の
Ａβ膜の特性を調べてみると、炭素の含有はな（、抵抗
率２．８〜３．４μΩｃｍ、反射率９０〜９５％、１μ
ｍ以上のヒロック密度が０〜１０であり、スパイク発生
（０，１５μｍ接合の破壊確率）がほとんどない良好な
特性であることが判明した。When examining the characteristics of the Aβ film inside the pores when the substrate surface temperature ranges from 260°C to 440°C, it is found that the carbon content is low (resistivity: 2.8–3.4 μΩcm, reflectance: 90–95%). , 1μ
It was found that the hillock density of m or more was 0 to 10, and it had good characteristics with almost no spike occurrence (probability of failure of a 0.15 μm junction).

これに対して基体表面温度が２００℃〜２５０℃では、
膜質は２６０℃〜４４０℃の場合に比較して若干悪いも
のの従来技術から見れば相当によい膜であるが、堆積速
度が１０００〜１５００人／分と決して十分に高いとは
いえず、スルーブツトも７〜１０枚／Ｈと比較的低かっ
た。On the other hand, when the substrate surface temperature is 200°C to 250°C,
Although the film quality is slightly worse than in the case of 260°C to 440°C, it is a fairly good film from the perspective of conventional technology, but the deposition rate is not high enough at 1000 to 1500 people/min, and the throughput is also low. It was relatively low at 7 to 10 sheets/h.

また、基体表面温度が４５０℃以上になると、反射率が
６０％以下、１μｍ以上のヒロック密度が１０〜１０’
　ｃｍ−”、アロイスパイク発生が０〜３０％となり、
開孔内のＡＩ２膜の特性は低下した。In addition, when the substrate surface temperature is 450°C or higher, the reflectance is 60% or less, and the hillock density of 1 μm or more is 10 to 10'.
cm-”, alloy spike occurrence is 0 to 30%,
The properties of the AI2 membrane within the apertures were degraded.

次に上述した方法がコンタクトホールやスルーホールと
いった開孔にいかに好適に用いることができるかを説明
する。Next, it will be explained how the method described above can be suitably used for openings such as contact holes and through holes.

即ち以下に述べる材料からなるコンタクトホール／スル
ーホール構造にも好ましく適用されるのである。That is, it is preferably applied to contact hole/through hole structures made of the materials described below.

上述したサンプル１−１にＡ℃を成膜した時と同じ条件
で以下に述べるような構成の基体（サンプル）にＡ［膜
を形成した。A film was formed on a substrate (sample) having the structure described below under the same conditions as when the A film was formed on the sample 1-1 described above.

第１の基体表面材料としての単結晶シリコンの上に、第
２の基体表面材料としてのＣＶＤ法による酸化シリコン
膜を形成し、フォトリソグラフィー工程によりパターニ
ングを行い、単結晶シリコン表面を部分的に吐出させた
。A silicon oxide film as the second substrate surface material is formed by CVD on the single crystal silicon as the first substrate surface material, and patterned by a photolithography process to partially discharge the single crystal silicon surface. I let it happen.

このときの熱酸化ＳｉＯ□膜の膜厚は８０００人、単結
晶シリコンの露出部即ち開口の大きさは０．２５μｍＸ
０．２５μｍ　〜１００μｍ　Ｘ　　１００μｍであっ
た。このようにしてサンプル１−２を準備した（以下こ
のようなサンプルを“ＣＶＤ５ｉＯ□（以下５ｉＯｚと
略す）／単結晶シリコン”と表記することとする）。At this time, the thickness of the thermally oxidized SiO
It was 0.25 μm to 100 μm×100 μm. Sample 1-2 was thus prepared (hereinafter such a sample will be referred to as "CVD5iO□ (hereinafter abbreviated as 5iOz)/single crystal silicon").

サンプルｌ−３は常圧ＣＶＤによって成膜したボロンド
ープの酸化膜（以下ＢＳＧと略す）／単結晶シリコン、 サンプル１−４は常圧ＣＶＤによって成膜したリンドー
プの酸化膜（以下ＰＳＧと略す）／単結晶シリコン、 サンプル１−５は常圧ＣＶＤによって成膜したリンおよ
びボロンドープの酸化膜（以下ＢＳＰＧと略す）／単結
晶シリコン、 サンプル１−６はプラズマＣＶＤによって成膜した窒化
膜（以下Ｐ−３ｉＮと略す）／単結晶シリコン、サンプ
ルｌ−７は熱窒化膜（以下Ｔ−３ｉＮと略す）／単結晶
シリコン、 サンプル１−８は減圧ＣＶＤによって成膜した窒化膜（
以下ＬＰ−ＳｉＮと略す）／単結晶シリコン、サンプル
ｌ−９はＥＣＲ装置によって成膜した窒化膜（以下ＥＣ
Ｒ−ＳｉＮと略す）／単結晶シリコンである。Sample 1-3 is a boron-doped oxide film (hereinafter abbreviated as BSG)/single crystal silicon formed by atmospheric pressure CVD, and Sample 1-4 is a phosphorus-doped oxide film (hereinafter abbreviated as PSG)/ Sample 1-5 is a phosphorus- and boron-doped oxide film (hereinafter referred to as BSPG)/single-crystal silicon deposited by atmospheric pressure CVD; Sample 1-6 is a nitride film deposited by plasma CVD (hereinafter referred to as P- Sample 1-7 is a thermal nitride film (hereinafter abbreviated as T-3iN)/single crystal silicon, Sample 1-8 is a nitride film (abbreviated as T-3iN)/single crystal silicon formed by low pressure CVD.
Sample 1-9 is a nitride film (hereinafter abbreviated as LP-SiN)/single-crystal silicon formed by an ECR device (hereinafter abbreviated as EC
(abbreviated as R-SiN)/single crystal silicon.

さらに以下に示す第１の基体表面材料（１８種類）と第
２の基体表面材料（９種類）の全組み合わせによりサン
プル１−１１〜ｌ−１７９（注意：サンプル番号１−１
０．２０．３０．４０．５０．６０．７０．８０．９０
．１００　、１１０　、１２０　、１３０．１４０　、
１５０　、１６０．１７０、は欠番）を作成した。第１
の基体表面材料として単結晶シリコン（単結晶Ｓｉ）　
、多結晶シリコン（多結晶Ｓｉ）　、非晶質シリコン（
非晶質Ｓｉ）　、タングステン（Ｗ）、モリブデン（Ｍ
Ｏ）、タンタル（Ｔａ）、タングステンシリサイド（Ｗ
Ｓｉ）　、チタンシリサイド（ＴｉＳｉ）　、アルミニ
ウム（八β）、アルミニウムシリコン（Ａｌ１−ＳＬ　
）　、チタンアルミニウム（Ａｌ１−Ｔｉ　）　、チタ
ンナイトライド（Ｔｉ−Ｎ）、銅（Ｃｕ）　、アルミニ
ウムシリコン銅（Ａｌ２−５ｉ−Ｃｕ）　、アルミニウ
ムパラジウム（Ａｌ２−　Ｐｄ）　、チタン（Ｔｉ）　
、モリブデンシリサイド（Ｍｏ−５Ｌ　）、タンタルシ
リサイド（Ｔａ−３ｉ）を使用した。第２の基体表面材
料としてはＴ−３ｉＯ□、　ＳｉＯ□、　ＢＳＧ　。Furthermore, samples 1-11 to l-179 (note: sample number 1-1
0.20.30.40.50.60.70.80.90
．． 100, 110, 120, 130.140,
150, 160.170 are missing numbers). 1st
Single-crystal silicon (single-crystal Si) is used as the substrate surface material for
, polycrystalline silicon (polycrystalline Si), amorphous silicon (
amorphous Si), tungsten (W), molybdenum (M
O), tantalum (Ta), tungsten silicide (W
Si), titanium silicide (TiSi), aluminum (8β), aluminum silicon (Al1-SL
), titanium aluminum (Al1-Ti), titanium nitride (Ti-N), copper (Cu), aluminum silicon copper (Al2-5i-Cu), aluminum palladium (Al2-Pd), titanium (Ti)
, molybdenum silicide (Mo-5L), and tantalum silicide (Ta-3i) were used. The second substrate surface material includes T-3iO□, SiO□, and BSG.

ＰＳＧ　、　ＢＰＳＧ、　Ｐ−３ｉＮ　、　Ｔ−３ｉＮ
　、　ＬＰ−３ｉＮ、　ＥＣＲ−３ｉＮである。以上の
ような全サンプルについても上述したサンプル１−１に
匹敵する良好なｌ膜を形成することができた。PSG, BPSG, P-3iN, T-3iN
, LP-3iN, and ECR-3iN. For all of the samples described above, it was possible to form a good L film comparable to that of sample 1-1 described above.

次に、以上のようにＡβを選択堆積させた基体に上述し
たスパッタリング法により非選択的にＡρを堆積させて
バターニングした。Next, on the substrate on which Aβ was selectively deposited as described above, Aρ was non-selectively deposited by the sputtering method described above and patterned.

その結果、スパッタリング法によるへβ膜と、開孔内の
選択堆積したＡｌ２膜とは、開孔内のＡρ膜の表面性が
よいために良好な電気的にも機械的にも耐久性の高いコ
ンタクト状態となっていた。As a result, the Heβ film produced by the sputtering method and the Al2 film selectively deposited inside the openings have good electrical and mechanical durability due to the good surface properties of the Aρ film inside the openings. It was in contact status.

（以下余白） 叉Ｉｌ粗１ 第８図は第１図および第２図に示したＣ−ＭＯＳインバ
ータの製造工程を示す。以下、第８図に従って製造方法
について説明する。(The following is a blank space.) Figure 8 shows the manufacturing process of the C-MOS inverter shown in Figures 1 and 2. The manufacturing method will be described below with reference to FIG.

（１）Ｐ型基板２０５上にｎ型層２０３を堆積した。(1) An n-type layer 203 was deposited on a p-type substrate 205.

（２）ｎ型層２０３中にイオン注入およびアニール工程
によりＰ型層２０４を形成した。(2) A P-type layer 204 was formed in the N-type layer 203 by ion implantation and an annealing process.

（３）　ＳｉＯ□膜３０１次いで５ｉＪ４膜３０２を堆
積した後、パターニングしてＳＬ層をエツチングした。(3) After depositing a SiO□ film 301 and then a 5iJ4 film 302, patterning was performed and the SL layer was etched.

その後５ｉＪ４／ＳＬ０□２層膜の側面に、ドライエツ
チングの異方性を利用して、第２の不図示の５ｉＪ４膜
を形成した。Thereafter, a second 5iJ4 film (not shown) was formed on the side surface of the 5iJ4/SL0□ two-layer film by utilizing the anisotropy of dry etching.

（４）ＳｉＪ４膜３０２をマスクとして選択酸化を行っ
た。その後５ｉｓＮ４膜をエツチング除去した。(4) Selective oxidation was performed using the SiJ4 film 302 as a mask. Thereafter, the 5isN4 film was removed by etching.

（５）イオン注入およびアニール工程により、ｐ゛型ト
ド１４２層２０１よびｎ′１型ドレイン層２０２を形成
した。(5) A p' type top 142 layer 201 and an n'1 type drain layer 202 were formed by ion implantation and annealing steps.

（６）　５ｉｎ２膜２０６を堆積した。(6) A 5in2 film 206 was deposited.

（７）コンタクトホールおよび導電材料を埋め込むだめ
のホールを同時に形成した。その後、その後、スパッタ
法もしくはＣＶＤ法により金属材料を堆積した後、エッ
チバックしてホールを埋め込んだ。(7) A contact hole and a hole for filling a conductive material were simultaneously formed. Thereafter, a metal material was deposited by sputtering or CVD, and then etched back to fill the holes.

（８）金属材料を選択成長させた。金属材料は、ドレイ
ン電極１０６．１０７および導電層１０８の上に選択的
に成長させ、それぞれの横方向への拡がりにより相互に
接続されて第２図に示すように配線が形成された。(8) Selective growth of metal material. The metal material was selectively grown on the drain electrodes 106, 107 and the conductive layer 108, and interconnected by their lateral extension to form wiring as shown in FIG.

見立±ｌ 第９図は本発明を素子の主電極とパッドの間の接続に適
用した実施例の模式図である。第１０図は第９図のＢ−
Ｂ’線に沿った断面図である。第９図および第１Ｏ図に
おいて第１図および第２図と同様の箇所には同一の符号
を付す。４０１はパッドである。製造工程は実施例１と
同様である。Mitate±l FIG. 9 is a schematic diagram of an embodiment in which the present invention is applied to a connection between a main electrode and a pad of an element. Figure 10 is B- in Figure 9.
FIG. 3 is a cross-sectional view taken along line B'. In FIG. 9 and FIG. 1O, the same parts as in FIGS. 1 and 2 are given the same reference numerals. 401 is a pad. The manufacturing process is the same as in Example 1.

本実施例によれば、金属材料のパターニングをすること
なく、第１Ｏ図に示すように、配線とパッドを同時に形
成することができるので、実施例１と同様に配線の微細
化、製造工程の短縮およびコストの削減をはかることが
できる。本実施例では複数の導電層１０８を絶縁膜２０
６中に形成しているが、ひとつの導電層でも同じ効果が
得られる。According to this embodiment, as shown in FIG. 1O, wiring and pads can be formed simultaneously without patterning the metal material. It is possible to shorten the time and reduce costs. In this embodiment, a plurality of conductive layers 108 are connected to an insulating film 20.
6, the same effect can be obtained with a single conductive layer.

見立■ユ 第１１図は本発明を、素子の主電極間の接続に適用した
実施例の模式図であり、ＰＭＯＳとＮＭＯ３形成された
Ｃ−ＭＯＳインバータを示す。第１２図は第１１図のｃ
−ｃ’線に沿った断面図である。第１１図および第１２
図において第１図および第２図と同様の箇所には同一の
符号を付す。７０１はＰＭＯＳのバックゲート用ｎ９電
極、７０２はＮＭＯ３のバックゲート用ｐ゛電極である
。FIG. 11 is a schematic diagram of an embodiment in which the present invention is applied to connection between main electrodes of an element, and shows a C-MOS inverter formed of PMOS and NMO3. Figure 12 is c of Figure 11.
It is a sectional view along the -c' line. Figures 11 and 12
In the figure, the same parts as in FIGS. 1 and 2 are given the same reference numerals. 701 is an n9 electrode for the back gate of PMOS, and 702 is a p' electrode for the back gate of NMO3.

第１１図および第１２図に示すように、ＰＭＯＳのｐ″
″型ドレイ゛ン層２０１　とＰＭＯＳのバックゲート用
ｎ０電極７０１とは、導電層であるソース電極１０１に
よって接続されている。ソース電極１０１の上に選択的
に堆積された金属によって配線１０２が形成され、配線
１０２はソース電極１０１と最高電位の電源とを接続し
ている。As shown in FIGS. 11 and 12, p'' of PMOS
The "type drain layer 201 and the PMOS back gate n0 electrode 701 are connected by a source electrode 101 which is a conductive layer. A wiring 102 is formed by metal selectively deposited on the source electrode 101. The wiring 102 connects the source electrode 101 and the highest potential power source.

同様に、ＮＭＯ３のｎ０型ドレイン層２０２とＮＭＯ３
のバックゲート用ｐ゛電極７０２とは、導電層であるソ
ース電極１０３によって接続されている。ソース電極１
０３の上に選択的に堆積された金属によって配線１０４
が形成され、配線１０３はソース電極１０３と最低電位
の電源とを接続している。Similarly, the n0 type drain layer 202 of NMO3 and the NMO3
The back gate p' electrode 702 is connected to the source electrode 103 which is a conductive layer. Source electrode 1
Wiring 104 by metal selectively deposited on 03
is formed, and the wiring 103 connects the source electrode 103 and the lowest potential power source.

本実施例においても実施例１と同様の効果を得ることが
できる。In this embodiment as well, the same effects as in the first embodiment can be obtained.

叉」１肌丘 第１３図は本発明をキャパシタの電極の引き出しに適用
した実施例の模式図であり、第１４図は第１３図のＤ−
Ｄ’線に沿った断面図である。第１３図および第１４図
において第１図および第２図と同様の箇所には同一の符
合を付す。Fig. 13 is a schematic diagram of an embodiment in which the present invention is applied to drawing out the electrodes of a capacitor, and Fig. 14 is a schematic diagram of an embodiment in which the present invention is applied to drawing out electrodes of a capacitor.
It is a sectional view along the D' line. In FIGS. 13 and 14, the same parts as in FIGS. 1 and 2 are given the same reference numerals.

８０１はキャパシタのポリシリコン上面電極。801 is a polysilicon upper surface electrode of a capacitor.

８０２は上面電極８０１からの引き出し配線、８０３は
キャパシタのポリシリコン下面電極、８０４は下面電極
８０３からの引き出し配線、８０５は００層である。Reference numeral 802 denotes a lead wire from the upper surface electrode 801, 803 a polysilicon lower electrode of the capacitor, 804 a lead wire from the lower surface electrode 803, and 805 the 00 layer.

第１５図は第１４図の構成を実現するための製法の説明
図である。工程（１）〜（５）は第８図において説明し
た実施例１の工程と同様である。FIG. 15 is an explanatory diagram of a manufacturing method for realizing the configuration of FIG. 14. Steps (1) to (5) are similar to the steps of Example 1 explained in FIG.

（６）熱酸化によりゲート酸化膜を形成した。(6) A gate oxide film was formed by thermal oxidation.

（７）ポリシリコンを堆積してパターニングしてポリシ
リコン上面電極８０１を形成し、その上に５ｉ０２膜を
堆積させ、その後エッチバックした。(7) Polysilicon was deposited and patterned to form a polysilicon upper surface electrode 801, a 5i02 film was deposited thereon, and then etched back.

（８）実施例１の工程（７）と同様である。すなわち、
コンタクトホールおよび導電材料を埋め込むためのホー
ルを同時に形成した。その後、スパッタ法もしくはＣＶ
Ｄ法により金属材料を堆積した後、エッチバックしてホ
ールを埋め込んだ。(8) Same as step (7) of Example 1. That is,
A contact hole and a hole for filling the conductive material were formed at the same time. After that, sputtering or CV
After depositing a metal material using the D method, it was etched back to fill in the holes.

（９）実施例１の工程（８）と同様である。すなわち、
第１４図に示すように、ポリシリコン上面電極８０１お
よび導電層１０８の上に、金属材料を選択的に成長させ
それぞれの横方向への拡がりにより相互に接続されて上
面電極からの引き出し配線８０２を形成し、ポリシリコ
ン下面電極８０３および導電層１０８Ａの上に、金属材
料を選択的に成長させそれぞれの横方向への拡がりによ
り相互に接続されて下面電極８０３からの引き出し配線
８０４を形成した。(9) Same as step (8) of Example 1. That is,
As shown in FIG. 14, a metal material is selectively grown on the polysilicon top electrode 801 and the conductive layer 108, and the metal material is interconnected by spreading in the lateral direction to form a lead-out wiring 802 from the top electrode. A metal material was selectively grown on the polysilicon lower electrode 803 and the conductive layer 108A, and interconnected by extending in the lateral direction to form a lead wiring 804 extending from the lower electrode 803.

本実施例においても実施例１と同様の効果が得られる。In this embodiment as well, the same effects as in the first embodiment can be obtained.

それと共に上面電極８０１の全面が、ポリシリコンより
も電気抵抗の低い金属で覆われているために、キャパシ
タと直列に加わる寄生抵抗を低減することができ、半導
体装置の高速動作に寄与する。In addition, since the entire surface of the upper surface electrode 801 is covered with a metal having lower electrical resistance than polysilicon, parasitic resistance applied in series with the capacitor can be reduced, contributing to high-speed operation of the semiconductor device.

夫五■二 第１６図は本発明を多層配線に適用した実施例の模式図
である。第１７図は第１６図のＥ−Ｅ’線に沿った断面
図である。第１６図および第１７図において第１図およ
び第２図と同様の箇所には同一の符号を付す。Fig. 16 is a schematic diagram of an embodiment in which the present invention is applied to multilayer wiring. FIG. 17 is a sectional view taken along line EE' in FIG. 16. In FIGS. 16 and 17, the same parts as in FIGS. 1 and 2 are given the same reference numerals.

１１０１は第１層目の配線である。１１０２は第２層目
の配線である。１１０３は５ｉＪＬ膜などのエツチング
ストップ層である。１１０４はコンタクトホールである
。第１８図は第１７図の構造を実現するための製造工程
を示す。1101 is a first layer wiring. 1102 is a second layer wiring. 1103 is an etching stop layer such as a 5iJL film. 1104 is a contact hole. FIG. 18 shows a manufacturing process for realizing the structure shown in FIG. 17.

（１）能動素子上にＳｉＯ□層間絶縁膜２０６を形成し
た。(1) A SiO□ interlayer insulating film 206 was formed on the active element.

（２）絶縁膜２０６の表面に金属材料を堆積した後、バ
ターニングを行ない第１層目の配線１１０１を形成した
。(2) After depositing a metal material on the surface of the insulating film 206, patterning was performed to form the first layer wiring 1101.

（３）第１層目の配線１１０１の表面にＳｉＯ□膜を堆
積した。(3) A SiO□ film was deposited on the surface of the first layer wiring 1101.

（４）　Ｓｉ、Ｎ４膜を堆積後パターニングを行ない、
エツチングストップ層Ｉｆ（１３を形成した。(4) Perform patterning after depositing Si and N4 films,
An etching stop layer If (13) was formed.

（５）エツチングストップ層１１０３および絶縁膜２０
６の上にＳｉｎ、膜を堆積した。(5) Etching stop layer 1103 and insulating film 20
A film of Sin was deposited on top of No. 6.

（６）実施例１の工程（７）と同様である。すなわち、
コンタクトホールおよび導電材料を埋め込むためのホー
ルを、それぞれ第１層目の配線１１０１上および２つの
第１層目の配線１１０１に挟まれたエツチングストップ
層１１０３上に同時に形成した。その後、スパッタ法も
しくはＣＶＤ法により金属材料を堆積した後、エッチバ
ックしてホールを埋め込んだ。(6) Same as step (7) of Example 1. That is,
A contact hole and a hole for filling a conductive material were simultaneously formed on the first layer wiring 1101 and on the etching stop layer 1103 sandwiched between the two first layer wirings 1101, respectively. Thereafter, a metal material was deposited by sputtering or CVD, and then etched back to fill the holes.

（７）実施例１の工程（８）と同様である。すなわち、
第１７図に示すように、コンタクトホール１１０４およ
び導電層１０８の上に、金属材料を選択的に成長させそ
れぞれの横方向への拡がりにより相互に接続されて第２
層目の配線１１０２を形成した。(7) Same as step (8) of Example 1. That is,
As shown in FIG. 17, a metal material is selectively grown on the contact hole 1104 and the conductive layer 108, and the second layer is interconnected by expanding in the lateral direction.
A layer of wiring 1102 was formed.

本実施例においては第２層目の配線を形成する際に実施
例１と同様の効果が得られる。In this example, the same effect as in Example 1 can be obtained when forming the second layer wiring.

以上の実施例１〜５においては、Ｐ型とＮ型とをいれか
えても同様の効果が得られる。また、電極１０６，１０
７，１０１，１０３，８０３．１１０４および導電層１
０８は金属材料を用いてもポリシリコンを用いてもシリ
サイドを用いても同様の効果が得られる。In the above Examples 1 to 5, the same effect can be obtained even if the P type and N type are exchanged. In addition, the electrodes 106, 10
7,101,103,803.1104 and conductive layer 1
08, the same effect can be obtained regardless of whether metal material, polysilicon, or silicide is used.

また、実施例１，２および３においてはＭＯＳデバイス
を例によって素子の主電極との接続を示しているが、バ
イポーラトランジスタデバイス、接合型ＦＥＴ　、　Ｐ
Ｎダイオード、ショットキーダイオードあるいはＳＩＴ
　　（ｓｔａｔｉｃ　１ｎｄｕｃｔｉｏｎ　ｔｒａｎｓ
ｉｓｔｏｒ）などの主電極の接続に関しても同様の効果
を得ることができる。In addition, in Examples 1, 2, and 3, the connection with the main electrode of the element is shown using a MOS device as an example, but bipolar transistor devices, junction FETs, P
N diode, Schottky diode or SIT
(static 1induction trans
A similar effect can be obtained with respect to the connection of the main electrode such as .istor).

大１１引旦 本発明の第６実施例について第１９図を用いて説明する
。A sixth embodiment of the present invention will be described with reference to FIG. 19.

第６実施例は、アンプ等に用いられるＭＯＳ　トランジ
スタの構成を示し、ソース部４とゲート電極５とが接続
されたものである。The sixth embodiment shows the configuration of a MOS transistor used in an amplifier or the like, in which a source portion 4 and a gate electrode 5 are connected.

第１９図において、１はＰ型基板、２はＰ型ウェル層、
３はドレイン部であるｎ゛拡散層領域、４はソース部で
あるｎ゛拡散層領域、５はゲート電極。In FIG. 19, 1 is a P-type substrate, 2 is a P-type well layer,
3 is an n' diffusion layer region which is a drain part, 4 is an n' diffusion layer region which is a source part, and 5 is a gate electrode.

６はフィールド酸化膜である。７〜１１は多結晶Ｓｉ層
であり、各電極領域上もしくはフィールド酸化膜６上に
埋め込まれた部分である。１２はドレイン部配線、１３
はゲート電極５とソース部４とを結ぶ配線、１４はパシ
ベーション膜である。6 is a field oxide film. 7 to 11 are polycrystalline Si layers, which are buried on each electrode region or on the field oxide film 6. 12 is the drain wiring, 13
1 is a wiring connecting the gate electrode 5 and the source portion 4, and 14 is a passivation film.

このＭＯＳ　トランジスタの製造方法は、前記実施例と
同様、公知の方法でゲート電極５をパターニングし、層
間絶縁膜形成後、７〜１１で示す領域にエツチングによ
り溝をあけ、その溝に多結晶Ｓｉ層７〜１１を成膜した
後、エッチバックにより各多結晶表面が平坦化されるよ
うにした。In the manufacturing method of this MOS transistor, similarly to the above embodiment, the gate electrode 5 is patterned by a known method, and after forming an interlayer insulating film, grooves are formed in the regions 7 to 11 by etching, and polycrystalline Si is etched in the grooves. After forming layers 7 to 11, each polycrystalline surface was planarized by etchback.

その後、Ａｊ２−ＣＶＤ法により成膜すると、この多結
晶Ｓｉ層７〜１１上にのみＡεが選択的に成長し、ゲー
ト電極５とソース部４は接続した。多結晶Ｓｉ領域７〜
ｌＯ上に選択的に成長させたＬ９の横方向への拡がりに
より相互に接続し配線３１が形成された。Thereafter, when a film was formed by the Aj2-CVD method, Aε selectively grew only on the polycrystalline Si layers 7 to 11, and the gate electrode 5 and the source part 4 were connected. Polycrystalline Si region 7~
Wiring 31 was formed by interconnecting L9 selectively grown on lO by expanding in the lateral direction.

［発明の効果］ 以上説明したように、本発明においては、金属配線形成
の際に配線のパターニング及びアライメントが不要とな
るので、プロセスの工程の短縮。[Effects of the Invention] As explained above, in the present invention, patterning and alignment of the wiring are not required when forming the metal wiring, so that the process steps can be shortened.

プロセスコストの削減および配線パターンの微細化を実
現することができるという効果がある。This has the effect of reducing process costs and miniaturizing wiring patterns.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明を素子と素子間の接続に適用した第１の
実施例を示す模式図、 第２図は第１図のＡ−Ａ’線に沿った模式的断面図、 第３図ないし第６図は本発明を適用するに好適な金属膜
連続形成装置の模式図、 第７図は本発明による成膜手順を説明する模式第８図は
第２図に示した構成を実現するための製造方法説明図、 第９図は本発明を素子とパッド間の接続に適用した第２
の実施例を示す模式図、 第１θ図は第９図のＢ−Ｂ′線に沿った模式的断面図、 第１１図は本発明を素子内の接続に適用した第３の実施
例を示す構成図、第１２１場１工ぞの弊面目。 第１３図は本発明をキャパシタからの電極引き出しに適
用した第４の実施例を示す模式図、第１４図は第１３図
のＤ−Ｄ’線に沿った模式的断面図、 第１５図は第１４図に示した構成を実現するための製造
方法説明図、 第１６図は本発明を多層配線に適用した第５の実施例を
示す模式図、 第１７図は第１６図のＥ−Ｅ’線に沿った模式的断面図
、 第１８図は第１７図に示した構成を実現するための製造
方法説明図、 第１９図は本発明の第６の実施例を示す第２の模式的断
面図、 第２０図は従来の半導体装置を示す模式図、第２１図は
第２０図のＦ−Ｆ’線に沿った模式的断面図、 第２２図は第２１図に示した構成を実現するための製造
方法の説明図である。 １．２０５・・・ｐ型基板、 ２・・・ｐ型ウェル層、 ３、１０６．１０７・・・ドレイン部、４・・・ソース
部、 ｓ、　ｉｏｓ・・・ゲート電極、 ６・・・フィールド酸化膜、 ７．８，９，１０．１１・・・多結晶Ｓｉ層、１２、１
３，１０２．１０４．１０９．８０２，８０４．１１０
１．１１０２・・・配線、 １４・・・パシベーション膜、 １０１、１０３・・・ソース電極、 １０８・・・導電層、 ２０１・・・ｐ３型ドレイン層、 ２０２・・・ｎＩ型トド１４２層 ２０３・・・ｐ型層、 ２０４・・・ｎ型層、 ２０６・・・絶縁層、 ７０１・・・バックゲート用ｎ′″電極、７０２・・・
バックゲート用ｐ゛電極、８０１・・・ポリシリコン上
面電極、 ８０３・・・ポリシリコン下面電極、 ８０５・・・ｎ９層、 １１０３・・・エツチングストップ層、１１０４・・・
コンタクトホール。 第１図 第２図 第５図 第６図 第１１図 第１２図 ぐ く　　　　　　　　　　　　　　　の −ノ　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　−ノ〜ノ　　　　　　　　　　　　　　Ｎ
ノ　　　　　　　　　　　　　　Ｎノ　　　　　　　　
　　Ｖ第１３図 第１４図 　１７Ｘｔ 第１５図 第１６図 第１７図 第１８図 第１９図 第２０図 第２１図Fig. 1 is a schematic diagram showing a first embodiment in which the present invention is applied to connections between elements; Fig. 2 is a schematic cross-sectional view taken along line A-A' in Fig. 1; 6 to 6 are schematic diagrams of a continuous metal film forming apparatus suitable for applying the present invention, and FIG. 7 is a schematic diagram illustrating the film forming procedure according to the present invention. FIG. 8 is a schematic diagram for realizing the configuration shown in FIG. 2. Figure 9 is an explanatory diagram of the manufacturing method for the second embodiment in which the present invention is applied to the connection between the element and the pad.
FIG. 1θ is a schematic cross-sectional view taken along the line B-B' in FIG. 9, and FIG. 11 is a third embodiment in which the present invention is applied to connections within an element. Configuration diagram, 121st scene, 1st work section. FIG. 13 is a schematic diagram showing a fourth embodiment in which the present invention is applied to extracting electrodes from a capacitor, FIG. 14 is a schematic cross-sectional view taken along line DD' in FIG. 13, and FIG. FIG. 14 is an explanatory diagram of a manufacturing method for realizing the configuration shown in FIG. 14. FIG. 16 is a schematic diagram showing a fifth embodiment in which the present invention is applied to multilayer wiring. FIG. 17 is an E-E in FIG. 16. 18 is a diagram illustrating a manufacturing method for realizing the configuration shown in FIG. 17, and FIG. 19 is a second schematic sectional view taken along line 20 is a schematic diagram showing a conventional semiconductor device, FIG. 21 is a schematic sectional view taken along line FF' in FIG. 20, and FIG. 22 realizes the configuration shown in FIG. 21. It is an explanatory view of a manufacturing method for. 1.205...p-type substrate, 2...p-type well layer, 3, 106.107...drain part, 4...source part, s, ios...gate electrode, 6... Field oxide film, 7.8, 9, 10.11... Polycrystalline Si layer, 12, 1
3,102.104.109.802,804.110
1.1102... Wiring, 14... Passivation film, 101, 103... Source electrode, 108... Conductive layer, 201... P3 type drain layer, 202... nI type Todo 142 layer 203 ...p-type layer, 204...n-type layer, 206...insulating layer, 701...n'' electrode for back gate, 702...
P' electrode for back gate, 801... Polysilicon upper surface electrode, 803... Polysilicon lower surface electrode, 805... N9 layer, 1103... Etching stop layer, 1104...
contact hole. Figure 1 Figure 2 Figure 5 Figure 6 Figure 11 Figure 12
-No~no N
No Nno
VFigure 13Figure 14 17Xt Figure 15Figure 16Figure 17Figure 18Figure 19Figure 20Figure 21

Claims (1)

【特許請求の範囲】 １）基体表面上に設けられた絶縁層と、該絶縁層に複数
設けられた非絶縁領域とを有し、前記非絶縁層上に延在
した金属領域の隣接する金属領域同士が接触して形成さ
れた配線を有することを特徴とする半導体装置。 ２）前記非絶縁領域が分離して設けられた複数個であり
、前記基体上にトランジスタが形成され、該トランジス
タの主電極部の配線金属が前記非絶縁領域を介して形成
されてなることを特徴とする請求項１記載の半導体装置
。 ３）前記非絶縁領域が多結晶シリコンからなることを特
徴とする請求項１記載の半導体装置。 ４）前記非絶縁領域がシリサイドからなることを特徴と
する請求項１記載の半導体装置。５）前記非絶縁領域が
金属からなることを特徴とする請求項１記載の半導体装
置。 ６）半導体基体の主面上に設けられた非電子供与性の絶
縁膜上に配線層を有する半導体装置の製造方法において
、 前記絶縁膜表面に互いに離間した複数の電子供与性の表
面部を形成し、前記複数の表面部に選択的に導電材料を
堆積させオーバークローズさせることにより連続した前
記導電材料からなる前記配線層を形成することを特徴と
する半導体装置の製造方法。[Scope of Claims] 1) An insulating layer provided on the surface of a substrate, and a plurality of non-insulating regions provided on the insulating layer, and a metal adjacent to a metal region extending on the non-insulating layer. A semiconductor device characterized by having wiring formed in contact with each other. 2) A plurality of the non-insulating regions are provided separately, a transistor is formed on the base, and a wiring metal of a main electrode portion of the transistor is formed via the non-insulating region. The semiconductor device according to claim 1, characterized in that: 3) The semiconductor device according to claim 1, wherein the non-insulating region is made of polycrystalline silicon. 4) The semiconductor device according to claim 1, wherein the non-insulating region is made of silicide. 5) The semiconductor device according to claim 1, wherein the non-insulating region is made of metal. 6) A method for manufacturing a semiconductor device having a wiring layer on a non-electron-donating insulating film provided on a main surface of a semiconductor substrate, including forming a plurality of electron-donating surface portions spaced apart from each other on the surface of the insulating film. A method for manufacturing a semiconductor device, characterized in that the wiring layer made of the continuous conductive material is formed by selectively depositing a conductive material on the plurality of surface portions and overclosing them.