JPH05100648A - Test pattern generating device - Google Patents
Test pattern generating deviceInfo
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- JPH05100648A JPH05100648A JP3284069A JP28406991A JPH05100648A JP H05100648 A JPH05100648 A JP H05100648A JP 3284069 A JP3284069 A JP 3284069A JP 28406991 A JP28406991 A JP 28406991A JP H05100648 A JPH05100648 A JP H05100648A
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- test pattern
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/006—Electronic inspection or testing of displays and display drivers, e.g. of LED or LCD displays
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/06—Adjustment of display parameters
- G09G2320/0693—Calibration of display systems
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/12—Test circuits or failure detection circuits included in a display system, as permanent part thereof
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- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】この発明はオフィスコンピュータ
やパーソナルコンピュータ等で用いられるディスプレイ
モニタの試験,調整を行うためのテストパターン発生装
置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a test pattern generator for testing and adjusting a display monitor used in an office computer, a personal computer or the like.
【0002】[0002]
【従来の技術】従来より、CRT,液晶などを用いたデ
ィスプレイモニタの試験,調整を行う場合は、テストパ
ターン発生装置から発生された種々の基準となるテスト
パターンをディスプレイモニタの表示画面上に映し出
し、これを試験、調整を行う作業者が観察しながら試
験,調整を行うようにしている。2. Description of the Related Art Conventionally, when testing and adjusting a display monitor using a CRT, liquid crystal or the like, various reference test patterns generated by a test pattern generator are displayed on a display screen of the display monitor. The operator who tests and adjusts this makes the test and adjustment while observing.
【0003】ディスプレイモニタは機種によって水平周
波数や垂直周波数等の走査のタイミングが異なるため、
従来のテストパターン発生装置においては、種々のタイ
ミングが予め登録され、各々のテストパターンをタイミ
ング別に選択して発生できるようにしている。その場
合、例えば、登録番号の1番はA、2番はBというよう
に各タイミングに名称を付して用いるようにしている。Since the display monitor has different scanning timings such as horizontal frequency and vertical frequency depending on the model,
In the conventional test pattern generator, various timings are registered in advance so that each test pattern can be selected and generated for each timing. In this case, for example, the registration numbers 1 and 2 are used by assigning a name to each timing such as A and B, respectively.
【0004】また、タイミングを選択したときは、その
番号,名称等がテストパターン発生装置の表示部で表示
されるように成されている。作業者はこの表示を見て現
在出力されているテストパターンのタイミングの番号,
名称等を知るようにしている。Further, when the timing is selected, its number, name, etc. are displayed on the display section of the test pattern generator. The operator looks at this display and the timing number of the test pattern currently output,
I try to know the name.
【0005】[0005]
【発明が解決しようとする課題】従来のテストパターン
発生装置は以上のように構成されているので、作業者が
現在出力されているテストパターンのタイミングの番
号,名称等を知りたいときは、ディスプレイモニタに映
し出されているテストパターンを見ただけでは判らず、
テストパターン発生装置の表示部を見なければならなか
った。このため、作業者はディスプレイモニタ上のテス
トパターンから一旦目を離さなければならず、また、テ
ストパターン発生装置をディスプレイモニタの成るべく
近くに配置する必要がある等の問題があった。Since the conventional test pattern generator is constructed as described above, when the operator wants to know the number, name, etc. of the timing of the test pattern currently output, the display Just by looking at the test pattern displayed on the monitor, it is not understood,
I had to look at the display of the test pattern generator. Therefore, there is a problem in that the worker has to take his eyes off the test pattern on the display monitor and that the test pattern generator needs to be arranged as close to the display monitor as possible.
【0006】また、一般にテストパターン発生装置の表
示部は表示能力に限界があり、タイミングの番号,名称
程度は表示できても各々のテストパターンについてその
試験方法や調整方法の説明等、作業者に対するメッセー
ジの表示を行うことはできず、このため作業者が試験方
法や調整方法について不明な点が生じた場合は、作業を
中止してマニュアル等を調べなければならず、作業効率
が低下する等の問題があった。In general, the display unit of the test pattern generator has a limited display capability, and although the timing numbers and names can be displayed, the operator is required to explain the test method and adjustment method for each test pattern. Since it is not possible to display a message, if the operator has any questions about the test method or adjustment method, he / she must stop the work and check the manual, etc. There was a problem.
【0007】この発明は上記のような課題を解決するた
めになされたもので、ディスプレイモニタに直接メッセ
ージを表示できるようにしたテストパターン発生装置を
得ることを目的としている。The present invention has been made to solve the above problems, and an object of the present invention is to obtain a test pattern generator capable of displaying a message directly on a display monitor.
【0008】[0008]
【課題を解決するための手段】この発明に係るテストパ
ターン発生装置は、タイミングの番号,名称等を含む種
々のメッセージの内容を示すフォントパターンをメモリ
に登録して置き、テストパターン信号源からあるタイミ
ングで発生されるテストパターン信号に応じて上記メモ
リからフォントパターンを選択的に読み出し、読み出さ
れたフォントパターン信号をテストパターン信号と切換
えてディスプレイモニタで表示するようにしたものであ
る。A test pattern generator according to the present invention is provided with a font pattern indicating contents of various messages including timing numbers, names, etc., registered in a memory and placed from a test pattern signal source. The font pattern is selectively read from the memory according to the test pattern signal generated at the timing, and the read font pattern signal is switched to the test pattern signal and displayed on the display monitor.
【0009】[0009]
【作用】この発明におけるテストパターン発生装置は、
ディスプレイモニタの画面上にテストパターンと共に種
々のメッセージが文字で表示されるので、作業者はテス
トパターン発生装置の表示部を見る必要がなく、常に同
一画面を見ながら作業を行うことができる。The test pattern generator according to the present invention is
Since various messages are displayed in characters on the screen of the display monitor together with the test pattern, the operator does not have to look at the display section of the test pattern generator and can always work while looking at the same screen.
【0010】[0010]
実施例1.以下、この発明の一実施例を図について説明
する。図1において、1は種々のテストパターン信号を
タイミング別に出力するテストパターン信号源、2はフ
ォントパターンが記憶されたメモリで、タイミングの番
号、メモリや各テストパターンに関する試験、調整の作
業手順、規格等を含む試験方法、調整方法等の種々のメ
ッセージの内容を示すフォントパターンが記憶されてい
る。3はメモリ2の垂直アドレスを制御する垂直アドレ
スカウンタ、4はメモリ2の水平方向アドレスを制御す
る水平アドレスカウンタである。Example 1. An embodiment of the present invention will be described below with reference to the drawings. In FIG. 1, reference numeral 1 is a test pattern signal source for outputting various test pattern signals according to timing, and 2 is a memory in which font patterns are stored. Timing numbers, test procedures related to memories and test patterns, adjustment procedures, and standards. Font patterns indicating the contents of various messages such as test methods and adjustment methods including the above are stored. Reference numeral 3 is a vertical address counter for controlling the vertical address of the memory 2, and 4 is a horizontal address counter for controlling the horizontal address of the memory 2.
【0011】5は制御部で、テストパターン信号源1が
出力すべきテストパターン信号及びそのタイミングを選
択すると共に、この選択に応じて垂直アドレスカウンタ
3、水平アドレスカウンタ4を制御して、メモリ2から
読み出すべきフォントパターンを選択する。なお、テス
トパターン信号及びそのタイミングの選択は作業者によ
り行われるが、そのための選択スイッチ等の選択手段は
上記制御部に含まれるものとする。A control unit 5 selects a test pattern signal to be output by the test pattern signal source 1 and its timing, and controls the vertical address counter 3 and the horizontal address counter 4 in accordance with the selection, thereby causing the memory 2 to operate. Select the font pattern to be read from. The operator selects the test pattern signal and its timing, and the selection unit such as a selection switch for that purpose is included in the control unit.
【0012】6はメモリ2のD0 〜D7 の出力端子から
読み出された8ビットパラレルのフォントパターン信号
をシリアルのフォントパターン信号に変換するP/S変
換器で、変換のためのクロックが制御部5から供給され
る。7はテストパターン信号源1から出力されるテスト
パターン信号とP/S変換器6から出力されるシリアル
のフォントパターン信号とを切換える切換回路である。A P / S converter 6 converts an 8-bit parallel font pattern signal read from the output terminals D 0 to D 7 of the memory 2 into a serial font pattern signal. It is supplied from the control unit 5. A switching circuit 7 switches between the test pattern signal output from the test pattern signal source 1 and the serial font pattern signal output from the P / S converter 6.
【0013】8は制御部5の制御により切換回路7の切
換えを制御することによりフォントパターンの表示位置
を決める表示位置指定回路で、垂直アドレスカウンタ3
の出力パルスで制御されるカウンタを含んでいる。9は
水平アドレスカウンタ4の出力パルスで制御されてP/
S変換器6を制御するカウンタである。10は試験,調
整が行われるディスプレイモニタであり、切換回路7の
出力信号が供給される。なお、制御部5、垂直アドレス
カウンタ3、水平アドレスカウンタ4により制御手段が
構成される。Reference numeral 8 denotes a display position designating circuit which determines the display position of the font pattern by controlling the switching of the switching circuit 7 under the control of the control unit 5. The vertical address counter 3
It includes a counter controlled by the output pulse of. 9 is controlled by the output pulse of the horizontal address counter 4, and P /
It is a counter that controls the S converter 6. Reference numeral 10 is a display monitor for testing and adjustment, to which the output signal of the switching circuit 7 is supplied. The control unit 5, the vertical address counter 3, and the horizontal address counter 4 constitute a control means.
【0014】図2は上記ディスプレイモニタ10の画面
10aを示し、l1 ,l2 ,l3 …は水平走査線であ
り、矢印は走査方向を示し、点線はブランキング期間を
示している。FIG. 2 shows a screen 10a of the display monitor 10, where l 1 , l 2 , l 3 ... Are horizontal scanning lines, arrows indicate scanning directions, and dotted lines indicate blanking periods.
【0015】図3はメモリ2に記憶されたフォントパタ
ーンの一例としてM,E,Sを構成するドットデータの
格納状態を示す。FIG. 3 shows a storage state of dot data forming M, E, and S as an example of the font pattern stored in the memory 2.
【0016】図4は上記画面10a上に上記MESを表
示した状態を示し、多数の黒丸は画素としてのドットで
ある。FIG. 4 shows a state in which the MES is displayed on the screen 10a, and many black circles are dots as pixels.
【0017】図5はMESを表示する場合の垂直アドレ
スカウンタ3、水平アドレスカウンタ4によるメモリ2
のアドレス制御方法を示すものである。メモリ2のアド
レス制御端子の下位3ビットA0 ,A1 ,A2 に垂直ア
ドレスカウンタ3の下位3ビットの出力端子a0 ,a
1 ,a2 の出力パルスが加えられ、水平アドレスカウン
タ4の出力端子b3 ,b4 の2ビットの出力パルスがメ
モリ2のアドレス制御端子A3 ,A4 に加えられてい
る。FIG. 5 shows a memory 2 including a vertical address counter 3 and a horizontal address counter 4 for displaying MES.
The address control method of FIG. Lower three bits A 0 of the address control terminal memory 2, A 1, the lower 3 bits of the output terminal a 0 of the vertical address counter 3 to A 2, a
Output pulses of 1 and a 2 are applied, and 2-bit output pulses of output terminals b 3 and b 4 of the horizontal address counter 4 are applied to address control terminals A 3 and A 4 of the memory 2.
【0018】次に動作について説明する。ディスプレイ
モニタ10の画面10a上においては、図2に示すよう
に、走査線l1 ,l2 ,l3 …によりドットが順次に左
から右に走査される。従って、ドットの表示位置を指定
する場合は、上から何本目の走査線の左から何個目のド
ットという形で表わすことができる。Next, the operation will be described. On the screen 10a of the display monitor 10, as shown in FIG. 2, dots are sequentially scanned from left to right by the scanning lines l 1 , l 2 , l 3 ... Therefore, when designating the display position of a dot, it can be represented in the form of what number dot from the left of what number scanning line from the top.
【0019】一例として画面10aに「MES」という
メッセージを図4に示すように表示する場合について説
明する。M,E,Sの各フォントパターンは図3に示す
ように、それぞれ8×8ドットで構成される。そして
「M」はメモリ2のアドレスの0〜7番地に格納され、
「E」は8〜F番地に格納され、「S」は10〜17番
地に格納されている。各番地にはD0 〜D7 の8ビット
のドットデータが格納されている。As an example, a case where a message "MES" is displayed on the screen 10a as shown in FIG. 4 will be described. Each of the M, E, and S font patterns is composed of 8 × 8 dots, as shown in FIG. And "M" is stored in addresses 0 to 7 of the memory 2,
“E” is stored at addresses 8 to F, and “S” is stored at addresses 10 to 17. 8-bit dot data D 0 to D 7 is stored in each address.
【0020】これを図4のように1本目の走査線l1 の
左端から表示する場合は、最初は「M」のフォントの1
列目である0番地の8ビットが読み出され、次に「E」
のフォントの1列目である8番地の8ビットが読み出さ
れ、さらに「S」のフォントの1列目である10番地の
8ビットが読み出される。2本目の走査線l2 では、そ
れぞれ2列目となる1番地,9番地,11番地が読み出
される。以後、同様にして読み出しが行われ、最後に7
番地,F番地,17番地が読み出されると、図4の表示
が行われることになる。When this is displayed from the left end of the first scanning line l 1 as shown in FIG. 4, the first character of the font "M" is 1.
The 8 bits at address 0 in the column are read, and then "E"
The 8 bits of the 8th address, which is the first column of the font of, are read, and the 8 bits of the 10th address, which is the first column of the font of "S", are read. On the second scanning line l 2 , the first address, the ninth address, and the eleventh address, which are the second column, are read out. After that, reading is performed in the same manner, and finally 7
When the address, the address F, and the address 17 are read, the display of FIG. 4 is performed.
【0021】上記のような読み出しを行うために、図5
に示す読み出し制御が行われる。図5において、垂直ア
ドレスカウンタ3の出力パルスa0 は走査線が1本進む
毎に変化するパルスであり、a1 は2本進む毎、a2 は
4本進む毎に変化するパルスである。In order to perform the reading as described above, FIG.
The read control shown in is performed. In FIG. 5, the output pulse a 0 of the vertical address counter 3 is a pulse that changes every time one scanning line advances, a 1 is a pulse that changes every two scanning lines, and a 2 changes when every four scanning lines advance.
【0022】また、水平アドレスカウンタ4の出力パル
スb0 は走査線上でドットが1個進む毎に変化するパル
スであり、b1 はドットが2個進む毎に変化し、b2 は
4個進む毎、b3 は8個進む毎、b4 は16個進む毎に
変化する。The output pulse b 0 of the horizontal address counter 4 is a pulse which changes every time one dot advances on the scanning line, b 1 changes every time two dots advance, and b 2 advances four dots. Every time, b 3 changes every 8 times, and b 4 changes every 16 times.
【0023】最初はa0 =a1 =a2 =0及びb3 =b
4 =0なので、メモリ2のA0 〜A5 によるアドレスは
「0000」となり、「M」の1列目である0番地の8
ビットのデータが読み出されて、1本目の走査線l1 上
の左から8個のドットで表示される。走査線l1 が9個
目のドットになると、b3 =1となるので、メモリ2の
アドレスは「01000」となり、「E」の1列目であ
る8番地のデータが読み出されて9〜16個目のドット
により表示される。Initially a 0 = a 1 = a 2 = 0 and b 3 = b
Since 4 = 0, the address by A 0 to A 5 of the memory 2 is “0000”, and the address 0 of the first column of “M” is 8
Bit data is read out and displayed with 8 dots from the left on the first scanning line l 1 . When the scanning line l 1 becomes the 9th dot, b 3 = 1 is set, so that the address of the memory 2 becomes “01000”, and the data at the address 8 which is the first column of “E” is read out and 9 Displayed by 16th dot.
【0024】次に走査が17個目のドットになると、b
4 =1,b3 =0となるのでアドレスは「10000」
となり、「S」の1列目である10番地のデータが読み
出されて、17〜24個目のドットにより表示される。Next, when the scan reaches the 17th dot, b
Since 4 = 1 and b 3 = 0, the address is "10000".
Then, the data of the 10th address, which is the first column of "S", is read out and displayed by the 17th to 24th dots.
【0025】2本目の走査線l2 の2列目はa0 =1,
a1 =a2 =0となり、また、この走査線l2 が右へ進
むに従ってb3 =b4 =0→b3 =1,b4 =0→b3
=0,b4 =1と変化するので、メモリ2のアドレスは
「00001」→「01001」→「10001」とな
り、1→9→11番地と進む。従って、「M」,
「E」,「S」の各々のフォントの2列目が出力され
る。以後、同様にして走査線l8 の8列目迄進むと、
「MES」という表示が行われることになる。The second row of the second scanning line l 2 has a 0 = 1,
a 1 = a 2 = 0, and as the scanning line l 2 moves to the right, b 3 = b 4 = 0 → b 3 = 1 and b 4 = 0 → b 3
= 0, b 4 = 1 so that the address of the memory 2 changes from “00001” → “01001” → “10001” to 1 → 9 → 11. Therefore, "M",
The second column of each font of "E" and "S" is output. After that, when the scanning line l 8 is moved to the 8th column in the same manner,
The display "MES" will be displayed.
【0026】なお、メモリ2から読み出された8ビット
のデータは図1のP/S変換器6において、制御部5か
ら与えられるドットと対応するクロックによりシリアル
データに変換された後、切換回路7で、テストパターン
信号源1から出力されるテストパターン信号と切換えら
れてディスプレイモニタ10に加えられる。The 8-bit data read from the memory 2 is converted into serial data by the P / S converter 6 shown in FIG. 1 by the clock corresponding to the dot given from the control section 5, and then the switching circuit. At 7, the test pattern signal output from the test pattern signal source 1 is switched and applied to the display monitor 10.
【0027】また、図4の例では8本の走査線l1 〜l
8 を1行分として1行目に「MES」の表示を行った
が、メモリ2の容量が許せば、2行目(l9 〜l16),
3行目(l17〜l25)及びそれ以降の行でメッセージ表
示を行うようにすることもできる。Further, in the example of FIG. 4, eight scanning lines l 1 to l
8 were carried out the display of the "MES" in the first line as one line, permitting the capacity of the memory 2, the second row (l 9 ~l 16),
3 line (l 17 ~l 25) and can also be performed with messages displayed on the following lines.
【0028】また、図1のカウンタ9は、ドットと対応
する上記クロックが8個進んで次のフォントになったと
き、P/S変換器6に対してメモリ2から新しいデータ
を取り込むように支持する。表示位置指定回路8はメッ
セージを表示画面10aの指定の行に表示させるカウン
タを含む。このカウンタは、例えば表示の3行目(走査
線l17〜l24)にメッセージを挿入したい場合、切換回
路7に対してその期間だけテストパターン信号を、P/
S変換器6からの信号に切換えて出力させる。The counter 9 of FIG. 1 supports the P / S converter 6 to fetch new data from the memory 2 when the clock corresponding to a dot advances by 8 and becomes the next font. To do. The display position designating circuit 8 includes a counter for displaying a message on a designated line of the display screen 10a. The counter, for example, when you want to insert a message in the third line of the display (the scanning line l 17 to l 24), only that periods for the switching circuit 7 test pattern signals, P /
The signal from the S converter 6 is switched and output.
【0029】[0029]
【発明の効果】以上のようにこの発明によれば、種々の
メッセージ用のフォントパターンをテストパターンと切
換えて出力できるように構成したので、テストパターン
信号源が出力しているタイミング及びテストパターンに
対する作業者等の説明を被試験ディスプレイモニタの表
示画面上で表示することができ、これによって多くの情
報を容易に試験作業者等に伝達することが可能となり、
作業効率が向上すると共に、装置本体を必ずしもディス
プレイモニタの近くに配置する必要もなくなる等の効果
が得られる。As described above, according to the present invention, the font patterns for various messages can be output by switching them from the test pattern, so that the timing and the test pattern output by the test pattern signal source can be changed. The explanation of the operator can be displayed on the display screen of the display monitor under test, which makes it possible to easily transmit a lot of information to the test operator.
The working efficiency is improved, and it is not necessary to dispose the apparatus main body near the display monitor.
【図1】この発明の一実施例によるテストパターン発生
装置のブロック図である。FIG. 1 is a block diagram of a test pattern generator according to an embodiment of the present invention.
【図2】ディスプレイモニタの画面の正面図である。FIG. 2 is a front view of a screen of a display monitor.
【図3】メモリのデータ格納状態を示す構成図である。FIG. 3 is a configuration diagram showing a data storage state of a memory.
【図4】ディスプレイモニタにフォントパターンを表示
した状態を示す正面図である。FIG. 4 is a front view showing a state in which a font pattern is displayed on a display monitor.
【図5】メモリのアドレス制御方法を示すブロック図で
ある。FIG. 5 is a block diagram showing a memory address control method.
1 テストパターン信号源 2 メモリ 3 垂直アドレスカウンタ 4 水平アドレスカウンタ 5 制御部 7 切換回路 1 Test pattern signal source 2 Memory 3 Vertical address counter 4 Horizontal address counter 5 Control unit 7 Switching circuit
Claims (1)
周波数等の走査のタイミングに応じて各種テストパター
ン信号を発生するテストパターン信号源と、上記タイミ
ングの番号,名称,テストパターン信号に関する種々の
メッセージ等の内容を示すフォントパターンが登録され
るメモリと、上記テストパターン信号源から出力すべき
テストパターン信号及びそのタイミングを選択すると共
に上記選択に応じて上記メモリから読み出すフォントパ
ターンを選択しその読み出しを制御する制御手段と、上
記テストパターン信号源から出力されたテストパターン
信号と上記メモリから読み出されたフォントパターン信
号とを切換える切換回路とを備えたテストパターン発生
装置。1. A test pattern signal source for generating various test pattern signals in accordance with scanning timings such as horizontal frequency and vertical frequency of a display monitor, a number of the timing, a name, various messages relating to the test pattern signal, and the like. A memory in which a font pattern indicating the content is registered, a test pattern signal to be output from the test pattern signal source and its timing are selected, and a font pattern to be read from the memory is selected according to the selection and the reading is controlled. A test pattern generator comprising a control means and a switching circuit for switching between a test pattern signal output from the test pattern signal source and a font pattern signal read from the memory.
Priority Applications (2)
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JPH05100648A true JPH05100648A (en) | 1993-04-23 |
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JP3284069A Pending JPH05100648A (en) | 1991-10-04 | 1991-10-04 | Test pattern generating device |
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JPS5753784B2 (en) * | 1975-04-30 | 1982-11-15 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6326996B1 (en) | 1995-11-06 | 2001-12-04 | Gateway, Inc. | Display device having self contained diagnostic image generation capability |
Also Published As
Publication number | Publication date |
---|---|
KR950008021B1 (en) | 1995-07-24 |
KR930008590A (en) | 1993-05-21 |
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