JPH05100250A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH05100250A JPH05100250A JP28909191A JP28909191A JPH05100250A JP H05100250 A JPH05100250 A JP H05100250A JP 28909191 A JP28909191 A JP 28909191A JP 28909191 A JP28909191 A JP 28909191A JP H05100250 A JPH05100250 A JP H05100250A
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- JP
- Japan
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- shielding layer
- light shielding
- liquid crystal
- light
- pixel electrode
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Abstract
(57)【要約】
【目的】導電性遮光層を用いても、画素電極との絶縁性
を考慮する必要がなく、画素電極とスイッチング素子と
を確実に接続することができ、しかも確実に遮光するこ
とができる様にして、画素の欠陥や表示のコントラスト
低下等を生じることがなく、歩留りを高めることができ
る様にする。 【構成】画素電極１１が導電性の遮光層２５と導電膜３
４とを介して薄膜トランジスタ１２のソース／ドレイン
２２ａに接続しており、遮光層２５がソース／ドレイン
２２ａのコンタクト層を兼ねている。このため、画素電
極１１のためのコンタクト孔４１が大きく且つ浅い。し
かも、遮光層２５がコンタクト孔４１の底面を完全に閉
塞しており、コンタクト孔４１近傍での漏光がない。
を考慮する必要がなく、画素電極とスイッチング素子と
を確実に接続することができ、しかも確実に遮光するこ
とができる様にして、画素の欠陥や表示のコントラスト
低下等を生じることがなく、歩留りを高めることができ
る様にする。 【構成】画素電極１１が導電性の遮光層２５と導電膜３
４とを介して薄膜トランジスタ１２のソース／ドレイン
２２ａに接続しており、遮光層２５がソース／ドレイン
２２ａのコンタクト層を兼ねている。このため、画素電
極１１のためのコンタクト孔４１が大きく且つ浅い。し
かも、遮光層２５がコンタクト孔４１の底面を完全に閉
塞しており、コンタクト孔４１近傍での漏光がない。
Description
【０００１】
【産業上の利用分野】本願の発明は、夫々がスイッチン
グ素子を有している複数の画素がマトリックス状に配列
されているアクティブマトリックス型の液晶表示装置に
関するものである。
グ素子を有している複数の画素がマトリックス状に配列
されているアクティブマトリックス型の液晶表示装置に
関するものである。
【０００２】
【従来の技術】図７、８は、アクティブマトリックス型
の液晶表示装置の一従来例を示している。この従来例で
は、画素（液晶セル）を構成する透明な画素電極１１と
画素を駆動するためのスイッチング素子である薄膜トラ
ンジスタ１２とがマトリックス状に配列されている。
の液晶表示装置の一従来例を示している。この従来例で
は、画素（液晶セル）を構成する透明な画素電極１１と
画素を駆動するためのスイッチング素子である薄膜トラ
ンジスタ１２とがマトリックス状に配列されている。
【０００３】各画素電極１１の行間には、各画素の行を
選択する選択信号を供給するためのゲートライン１３が
配置されている。薄膜トランジスタ１２の活性層１４上
のゲート絶縁膜１５上をゲートライン１３の分枝部が延
在しており、この分枝部が薄膜トランジスタ１２のゲー
ト電極１６になっている。また、各画素電極１１の列間
には、画像信号を供給するための信号ライン１７が配置
されている。
選択する選択信号を供給するためのゲートライン１３が
配置されている。薄膜トランジスタ１２の活性層１４上
のゲート絶縁膜１５上をゲートライン１３の分枝部が延
在しており、この分枝部が薄膜トランジスタ１２のゲー
ト電極１６になっている。また、各画素電極１１の列間
には、画像信号を供給するための信号ライン１７が配置
されている。
【０００４】画素電極１１は、コンタクト孔２１を介し
て薄膜トランジスタ１２の一方のソース／ドレイン２２
ａにコンタクトしている。この一方のソース／ドレイン
２２ａの延長部上をゲートライン１３と略平行に蓄積容
量ライン２３が延在しており、この蓄積容量ライン２３
とソース／ドレイン２２ａとがゲート絶縁膜１５を介し
て蓄積容量を形成している。信号ライン１７は、コンタ
クト孔２４を介して薄膜トランジスタ１２の他方のソー
ス／ドレイン２２ｂにコンタクトしている。
て薄膜トランジスタ１２の一方のソース／ドレイン２２
ａにコンタクトしている。この一方のソース／ドレイン
２２ａの延長部上をゲートライン１３と略平行に蓄積容
量ライン２３が延在しており、この蓄積容量ライン２３
とソース／ドレイン２２ａとがゲート絶縁膜１５を介し
て蓄積容量を形成している。信号ライン１７は、コンタ
クト孔２４を介して薄膜トランジスタ１２の他方のソー
ス／ドレイン２２ｂにコンタクトしている。
【０００５】コンタクト孔２１近傍及び画素部以外の部
分を、全面一体の遮光層２５が覆っている。遮光層２５
は、遮光性の高い金属層から成っており、画素間の空き
スペース、薄膜トランジスタ１２、ゲートライン１３、
信号ライン１７及び蓄積容量ライン２３等の画素部以外
の部分に入射する光を遮光し、画素部に入射する光のみ
を透過させて、表示のコントラストを高めるためのもの
である。
分を、全面一体の遮光層２５が覆っている。遮光層２５
は、遮光性の高い金属層から成っており、画素間の空き
スペース、薄膜トランジスタ１２、ゲートライン１３、
信号ライン１７及び蓄積容量ライン２３等の画素部以外
の部分に入射する光を遮光し、画素部に入射する光のみ
を透過させて、表示のコントラストを高めるためのもの
である。
【０００６】薄膜トランジスタ１２や画素電極１１等
は、絶縁基板２６上に形成されている。絶縁基板２６に
絶縁基板２７が対向しており、この絶縁基板２７の絶縁
基板２６側には、対向電極３１が全面に形成されてい
る。そして、ツイストネマチック液晶層等である液晶層
３２が、絶縁基板２６、２７の間に保持されている。
は、絶縁基板２６上に形成されている。絶縁基板２６に
絶縁基板２７が対向しており、この絶縁基板２７の絶縁
基板２６側には、対向電極３１が全面に形成されてい
る。そして、ツイストネマチック液晶層等である液晶層
３２が、絶縁基板２６、２７の間に保持されている。
【０００７】
【発明が解決しようとする課題】ところで、金属層から
成る導電性の遮光層２５が全面一体であるので、この遮
光層２５と画素電極１１等との間で絶縁性を確保する必
要がある。もし、これらの間でリークが発生すれば、遮
光層２５を介したショートが多発したり、大きな負荷容
量が追加されたりするからである。一方、画素電極１１
は、遮光層２５よりも上層にあり、この遮光層２５との
絶縁性を確保しつつ、遮光層２５よりも下層にある薄膜
トランジスタ１２のソース／ドレイン２２ａとコンタク
ト孔２１を介してコンタクトする必要がある。
成る導電性の遮光層２５が全面一体であるので、この遮
光層２５と画素電極１１等との間で絶縁性を確保する必
要がある。もし、これらの間でリークが発生すれば、遮
光層２５を介したショートが多発したり、大きな負荷容
量が追加されたりするからである。一方、画素電極１１
は、遮光層２５よりも上層にあり、この遮光層２５との
絶縁性を確保しつつ、遮光層２５よりも下層にある薄膜
トランジスタ１２のソース／ドレイン２２ａとコンタク
ト孔２１を介してコンタクトする必要がある。
【０００８】もし、遮光層２５がコンタクト孔２１から
十分に離間していれば、画素電極１１と遮光層２５との
間のリークの危険性は低い。しかし、遮光層２５がコン
タクト孔２１から離間し過ぎていると、このコンタクト
孔２１近傍での漏光が多くなり、表示のコントラストが
低下する。しかも、画素がより微細化されると、遮光層
２５をコンタクト孔２１へより近接させる必要があるの
で、画素電極１１と遮光層２５との間のリークの危険性
が高くなる。
十分に離間していれば、画素電極１１と遮光層２５との
間のリークの危険性は低い。しかし、遮光層２５がコン
タクト孔２１から離間し過ぎていると、このコンタクト
孔２１近傍での漏光が多くなり、表示のコントラストが
低下する。しかも、画素がより微細化されると、遮光層
２５をコンタクト孔２１へより近接させる必要があるの
で、画素電極１１と遮光層２５との間のリークの危険性
が高くなる。
【０００９】また、コンタクト孔２１が大きければ、画
素電極１１とソース／ドレイン２２ａとを確実にコンタ
クトさせることができる。しかし、画素がより微細化さ
れると、コンタクト孔２１も小さくする必要があるの
で、画素電極１１とソース／ドレイン２２ａとを確実に
コンタクトさせることが難しい。この結果、画素電極１
１に電圧を印加することができなかったり、印加電圧が
不足したりする。
素電極１１とソース／ドレイン２２ａとを確実にコンタ
クトさせることができる。しかし、画素がより微細化さ
れると、コンタクト孔２１も小さくする必要があるの
で、画素電極１１とソース／ドレイン２２ａとを確実に
コンタクトさせることが難しい。この結果、画素電極１
１に電圧を印加することができなかったり、印加電圧が
不足したりする。
【００１０】従って、従来の液晶表示装置では、遮光層
２５による十分な遮光を確保すると共に画素電極１１と
遮光層２５との絶縁性を確保しつつ画素電極１１とソー
ス／ドレイン２２ａとを確実に接続することが難しく、
画素の点欠陥、線欠陥や表示のコントラスト低下等を生
じて、歩留りが低かった。
２５による十分な遮光を確保すると共に画素電極１１と
遮光層２５との絶縁性を確保しつつ画素電極１１とソー
ス／ドレイン２２ａとを確実に接続することが難しく、
画素の点欠陥、線欠陥や表示のコントラスト低下等を生
じて、歩留りが低かった。
【００１１】なお、遮光層２５を最下層に配置すると、
この遮光層２５と画素電極１１との間の絶縁性を考慮す
る必要がなくなるが、今度は遮光層２５と薄膜トランジ
スタ１２等との間の絶縁性が問題になる。また、液晶層
３２を駆動するために最上層が画素電極１１である必要
があるので、遮光層２５を画素電極１１よりも上層に配
置することもできない。
この遮光層２５と画素電極１１との間の絶縁性を考慮す
る必要がなくなるが、今度は遮光層２５と薄膜トランジ
スタ１２等との間の絶縁性が問題になる。また、液晶層
３２を駆動するために最上層が画素電極１１である必要
があるので、遮光層２５を画素電極１１よりも上層に配
置することもできない。
【００１２】
【課題を解決するための手段】請求項１の液晶表示装置
では、スイッチング素子１２の一つの電極２２ａと画素
電極１１とが導電性遮光層２５を介して接続されてお
り、この導電性遮光層２５が画素毎に分割されている。
では、スイッチング素子１２の一つの電極２２ａと画素
電極１１とが導電性遮光層２５を介して接続されてお
り、この導電性遮光層２５が画素毎に分割されている。
【００１３】請求項２の液晶表示装置では、導電性遮光
層２５に覆われていない部分に絶縁性遮光層４２が設け
られている。
層２５に覆われていない部分に絶縁性遮光層４２が設け
られている。
【００１４】請求項３の液晶表示装置では、薄膜トラン
ジスタ１２の一方のソース／ドレイン２２ａと画素電極
１１とが導電性遮光層２５を介して接続されており、こ
の導電性遮光層２５が画素毎に分割されている。
ジスタ１２の一方のソース／ドレイン２２ａと画素電極
１１とが導電性遮光層２５を介して接続されており、こ
の導電性遮光層２５が画素毎に分割されている。
【００１５】請求項４の液晶表示装置では、信号ライン
１７と導電性遮光層２５との何れにも覆われていない部
分に絶縁性遮光層４２が設けられている。
１７と導電性遮光層２５との何れにも覆われていない部
分に絶縁性遮光層４２が設けられている。
【００１６】
【作用】請求項１、３の液晶表示装置では、導電性遮光
層２５がスイッチング素子１２の一つの電極２２ａまた
は薄膜トランジスタ１２の一方のソース／ドレイン２２
ａのコンタクト層を兼ねており、画素電極１１は導電性
遮光層２５とコンタクトしていればよい。
層２５がスイッチング素子１２の一つの電極２２ａまた
は薄膜トランジスタ１２の一方のソース／ドレイン２２
ａのコンタクト層を兼ねており、画素電極１１は導電性
遮光層２５とコンタクトしていればよい。
【００１７】このため、画素が微細化されても、画素電
極１１がスイッチング素子１２の一つの電極２２ａまた
は薄膜トランジスタ１２の一方のソース／ドレイン２２
ａに直接にコンタクトしている場合に比べて、画素電極
１１のためのコンタクト孔４１を大きく且つ浅くするこ
とができる。
極１１がスイッチング素子１２の一つの電極２２ａまた
は薄膜トランジスタ１２の一方のソース／ドレイン２２
ａに直接にコンタクトしている場合に比べて、画素電極
１１のためのコンタクト孔４１を大きく且つ浅くするこ
とができる。
【００１８】また、導電性遮光層２５がコンタクト層を
兼ねているので、画素電極１１のためのコンタクト孔４
１から導電性遮光層２５を離間させる必要がなく、導電
性遮光層２５でコンタクト孔４１の底面を完全に閉塞す
ることができる。このため、コンタクト孔４１近傍での
漏光がない。
兼ねているので、画素電極１１のためのコンタクト孔４
１から導電性遮光層２５を離間させる必要がなく、導電
性遮光層２５でコンタクト孔４１の底面を完全に閉塞す
ることができる。このため、コンタクト孔４１近傍での
漏光がない。
【００１９】従って、導電性遮光層２５を用いても、画
素電極１１と導電性遮光層２５との絶縁性を考慮する必
要がないばかりでなく、画素電極１１とスイッチング素
子１２の一つの電極２２ａまたは薄膜トランジスタ１２
の一方のソース／ドレイン２２ａとを確実に接続するこ
とができ、しかも導電性遮光層２５で確実に遮光するこ
とができるので、画素の点欠陥、線欠陥や表示のコント
ラスト低下等を生じない。
素電極１１と導電性遮光層２５との絶縁性を考慮する必
要がないばかりでなく、画素電極１１とスイッチング素
子１２の一つの電極２２ａまたは薄膜トランジスタ１２
の一方のソース／ドレイン２２ａとを確実に接続するこ
とができ、しかも導電性遮光層２５で確実に遮光するこ
とができるので、画素の点欠陥、線欠陥や表示のコント
ラスト低下等を生じない。
【００２０】請求項２、４の液晶表示装置では、画素部
以外の部分で導電性遮光層２５に覆われていない部分が
あっても、遮光が更に確実に行われる。
以外の部分で導電性遮光層２５に覆われていない部分が
あっても、遮光が更に確実に行われる。
【００２１】
【実施例】以下、薄膜トランジスタがスイッチング素子
になっているアクティブマトリックス型の液晶表示装置
に適用した本願の発明の第１〜第６実施例を、図１〜６
を参照しながら説明する。なお、図７、８に示した一従
来例と対応する構成部分には、同一の符号を付してあ
る。
になっているアクティブマトリックス型の液晶表示装置
に適用した本願の発明の第１〜第６実施例を、図１〜６
を参照しながら説明する。なお、図７、８に示した一従
来例と対応する構成部分には、同一の符号を付してあ
る。
【００２２】図１、２が、第１実施例を示している。こ
の第１実施例では、絶縁基板２６がガラスまたは石英ガ
ラスから成っており、この絶縁基板２６上に減圧ＣＶＤ
法で５００Å程度の膜厚に堆積されパターニングされた
多結晶Ｓｉ膜が薄膜トランジスタ１２の活性層１４にな
っている。そして、ＳｉＯ2 膜から成るゲート絶縁膜１
５が活性層１４上でパターニングされている。活性層１
４の材料としては、多結晶Ｓｉの他に、非晶質Ｓｉ等を
用いてもよい。また、ゲート絶縁膜１５の材料として
は、ＳｉＯ2 の他に、ＳｉＮや酸化タンタル等を用いて
もよい。
の第１実施例では、絶縁基板２６がガラスまたは石英ガ
ラスから成っており、この絶縁基板２６上に減圧ＣＶＤ
法で５００Å程度の膜厚に堆積されパターニングされた
多結晶Ｓｉ膜が薄膜トランジスタ１２の活性層１４にな
っている。そして、ＳｉＯ2 膜から成るゲート絶縁膜１
５が活性層１４上でパターニングされている。活性層１
４の材料としては、多結晶Ｓｉの他に、非晶質Ｓｉ等を
用いてもよい。また、ゲート絶縁膜１５の材料として
は、ＳｉＯ2 の他に、ＳｉＮや酸化タンタル等を用いて
もよい。
【００２３】絶縁基板２６上のゲートライン１３並びに
ゲート絶縁膜１５上のゲート電極１６及び蓄積容量ライ
ン２３は、減圧ＣＶＤ法で３５００Å程度の膜厚に堆積
され不純物をドープされた多結晶Ｓｉ膜がパターニング
されて形成されている。これらのゲートライン１３、ゲ
ート電極１６及び蓄積容量ライン２３の材料としては、
多結晶Ｓｉの他に、シリサイド、ポリサイドやＴａ、Ａ
ｌ、Ｃｒ等の金属を用いてもよい。
ゲート絶縁膜１５上のゲート電極１６及び蓄積容量ライ
ン２３は、減圧ＣＶＤ法で３５００Å程度の膜厚に堆積
され不純物をドープされた多結晶Ｓｉ膜がパターニング
されて形成されている。これらのゲートライン１３、ゲ
ート電極１６及び蓄積容量ライン２３の材料としては、
多結晶Ｓｉの他に、シリサイド、ポリサイドやＴａ、Ａ
ｌ、Ｃｒ等の金属を用いてもよい。
【００２４】活性層１４、ゲート絶縁膜１５及びゲート
電極１６から成る薄膜トランジスタ１２は、図１から明
らかな様にこの第１実施例ではプレーナ型であるが、正
スタガ型や逆スタガ型であってもよい。
電極１６から成る薄膜トランジスタ１２は、図１から明
らかな様にこの第１実施例ではプレーナ型であるが、正
スタガ型や逆スタガ型であってもよい。
【００２５】ゲートライン１３等は、常圧ＣＶＤ法で６
０００Å程度の膜厚に堆積されたＰＳＧ膜から成る層間
絶縁膜３３に覆われており、この層間絶縁膜３３には、
薄膜トランジスタ１２のソース／ドレイン２２ａ、２２
ｂに達するコンタクト孔２１、２４が開孔されている。
０００Å程度の膜厚に堆積されたＰＳＧ膜から成る層間
絶縁膜３３に覆われており、この層間絶縁膜３３には、
薄膜トランジスタ１２のソース／ドレイン２２ａ、２２
ｂに達するコンタクト孔２１、２４が開孔されている。
【００２６】層間絶縁膜３３上には、スパッタリング法
で６０００Å程度の膜厚に堆積されパターニングされた
Ａｌ膜によって、導電膜３４と信号ライン１７とが形成
されており、これらの導電膜３４と信号ライン１７とが
コンタクト孔２１、２４を介してソース／ドレイン２２
ａ、２２ｂにコンタクトしている。信号ライン１７及び
導電膜３４の材料としては、Ａｌの他に、Ｔａ、Ｃｒ、
ＭｏやＮｉ等を用いてもよい。
で６０００Å程度の膜厚に堆積されパターニングされた
Ａｌ膜によって、導電膜３４と信号ライン１７とが形成
されており、これらの導電膜３４と信号ライン１７とが
コンタクト孔２１、２４を介してソース／ドレイン２２
ａ、２２ｂにコンタクトしている。信号ライン１７及び
導電膜３４の材料としては、Ａｌの他に、Ｔａ、Ｃｒ、
ＭｏやＮｉ等を用いてもよい。
【００２７】導電膜３４及び信号ライン１７は、常圧Ｃ
ＶＤ法で４０００Å程度の膜厚に堆積されたＰＳＧ膜か
ら成る層間絶縁膜３５に覆われており、この層間絶縁膜
３５には、導電膜３４に達するコンタクト孔３６が開孔
されている。層間絶縁膜３５上には、スパッタリング法
で２０００Å程度の膜厚に堆積されパターニングされた
Ｔｉ膜によって遮光層２５が形成されており、この遮光
層２５は、コンタクト孔３６を介して導電膜３４にコン
タクトしている。
ＶＤ法で４０００Å程度の膜厚に堆積されたＰＳＧ膜か
ら成る層間絶縁膜３５に覆われており、この層間絶縁膜
３５には、導電膜３４に達するコンタクト孔３６が開孔
されている。層間絶縁膜３５上には、スパッタリング法
で２０００Å程度の膜厚に堆積されパターニングされた
Ｔｉ膜によって遮光層２５が形成されており、この遮光
層２５は、コンタクト孔３６を介して導電膜３４にコン
タクトしている。
【００２８】遮光層２５は、各画素毎に分離されて互い
に絶縁されているが、画素部と信号ライン１７とを除
く、薄膜トランジスタ１２、ゲートライン１３及び蓄積
容量ライン２３の殆ど全部の領域を覆っている。このた
め、各画素の互いに対向する一対の辺は信号ライン１７
によって規定されており、他の一対の辺は遮光層２５に
よって規定されている。
に絶縁されているが、画素部と信号ライン１７とを除
く、薄膜トランジスタ１２、ゲートライン１３及び蓄積
容量ライン２３の殆ど全部の領域を覆っている。このた
め、各画素の互いに対向する一対の辺は信号ライン１７
によって規定されており、他の一対の辺は遮光層２５に
よって規定されている。
【００２９】遮光層２５としては、十分な遮光性とコン
タクト性とが得られる段差被覆性の良好な膜であればよ
い。遮光性は、４００〜７００ｎｍの可視光領域で透過
率１％以下、好ましくは０．１％以下であればよい。遮
光層２５の材料としては、Ｔｉの他に、Ｃｒ、Ｎｉ、Ｔ
ａ、Ｗ、Ａｌ、Ｃｕ、Ｍｏ、Ｐｔ、Ｐｄ等の金属、及び
これらの合金やシリサイド等を用いてもよい。遮光層２
５の膜厚は、各々の材料によって上述の遮光性を満足す
る厚さであればよく、一般に、５００Å以上あればよ
い。
タクト性とが得られる段差被覆性の良好な膜であればよ
い。遮光性は、４００〜７００ｎｍの可視光領域で透過
率１％以下、好ましくは０．１％以下であればよい。遮
光層２５の材料としては、Ｔｉの他に、Ｃｒ、Ｎｉ、Ｔ
ａ、Ｗ、Ａｌ、Ｃｕ、Ｍｏ、Ｐｔ、Ｐｄ等の金属、及び
これらの合金やシリサイド等を用いてもよい。遮光層２
５の膜厚は、各々の材料によって上述の遮光性を満足す
る厚さであればよく、一般に、５００Å以上あればよ
い。
【００３０】遮光層２５は、常圧ＣＶＤ法で４０００Å
程度の膜厚に堆積されたＰＳＧ膜から成る層間絶縁膜３
７に覆われており、この層間絶縁膜３７には、遮光層２
５に達するコンタクト孔４１が開孔されている。層間絶
縁膜３３、３５、３７の材料としては、透明性がよい絶
縁性のものであればよく、ＰＳＧの他に、ＳｉＯ2 、Ｂ
ＳＧ、ＢＰＳＧ、ＳｉＮ、プラズマＳｉＮ等や、ポリイ
ミドの様な有機物を用いてもよい。
程度の膜厚に堆積されたＰＳＧ膜から成る層間絶縁膜３
７に覆われており、この層間絶縁膜３７には、遮光層２
５に達するコンタクト孔４１が開孔されている。層間絶
縁膜３３、３５、３７の材料としては、透明性がよい絶
縁性のものであればよく、ＰＳＧの他に、ＳｉＯ2 、Ｂ
ＳＧ、ＢＰＳＧ、ＳｉＮ、プラズマＳｉＮ等や、ポリイ
ミドの様な有機物を用いてもよい。
【００３１】層間絶縁膜３７上には、スパッタリング法
で１５００Å程度の膜厚に堆積されパターニングされた
透明導電膜であるＩＴＯ膜によって、画素電極１１が形
成されている。画素電極１１上で且つ信号ライン１７と
遮光層２５との何れにも覆われていない部分には、有機
物から成る絶縁性の遮光層４２が設けられている。
で１５００Å程度の膜厚に堆積されパターニングされた
透明導電膜であるＩＴＯ膜によって、画素電極１１が形
成されている。画素電極１１上で且つ信号ライン１７と
遮光層２５との何れにも覆われていない部分には、有機
物から成る絶縁性の遮光層４２が設けられている。
【００３２】遮光層４２は、顔料及びカーボンブラック
が分散されたアクリル系ポリマを光重合させることによ
って、フォトリソグラフィで形成したものである。遮光
層４２の材料としては、上述のポリマの他に、ＰＶＡや
ポリイミド等を用いてもよく、ゼラチン、カゼイン、Ｐ
ＶＡ、アクリル等を染色したものを用いてもよい。
が分散されたアクリル系ポリマを光重合させることによ
って、フォトリソグラフィで形成したものである。遮光
層４２の材料としては、上述のポリマの他に、ＰＶＡや
ポリイミド等を用いてもよく、ゼラチン、カゼイン、Ｐ
ＶＡ、アクリル等を染色したものを用いてもよい。
【００３３】ガラス等から成り対向電極３１が全面に形
成されている絶縁基板２７が絶縁基板２６に対向してお
り、ツイストネマチック液晶層等である液晶層３２が絶
縁基板２６、２７の間に保持されている。
成されている絶縁基板２７が絶縁基板２６に対向してお
り、ツイストネマチック液晶層等である液晶層３２が絶
縁基板２６、２７の間に保持されている。
【００３４】以上の様な第１実施例では、画素電極１１
が遮光層２５と導電膜３４とを介してソース／ドレイン
２２ａに接続しており、遮光層２５及び導電膜３４がソ
ース／ドレイン２２ａのコンタクト層を兼ねている。こ
のため、図１からも明らかな様に、画素電極１１のため
のコンタクト孔４１が大きく且つ浅い。なお、導電膜３
４は必ずしも必要ではなく、遮光層２５がソース／ドレ
イン２２ａに直接にコンタクトしていてもよい。
が遮光層２５と導電膜３４とを介してソース／ドレイン
２２ａに接続しており、遮光層２５及び導電膜３４がソ
ース／ドレイン２２ａのコンタクト層を兼ねている。こ
のため、図１からも明らかな様に、画素電極１１のため
のコンタクト孔４１が大きく且つ浅い。なお、導電膜３
４は必ずしも必要ではなく、遮光層２５がソース／ドレ
イン２２ａに直接にコンタクトしていてもよい。
【００３５】また、この第１実施例では、 信号ライン
１７と遮光層２５との間のリークの危険を回避するため
に、図１、２から明らかな様に、これらを互いに重畳さ
せず、逆にこれらを離間させている。しかし、この離間
部も遮光層４２に覆われているので、表示のコントラス
トが高い。なお、信号ライン１７と遮光層２５とが平面
的に見て完全に離間していれば、層間絶縁膜３５は必ず
しも必要ではない。
１７と遮光層２５との間のリークの危険を回避するため
に、図１、２から明らかな様に、これらを互いに重畳さ
せず、逆にこれらを離間させている。しかし、この離間
部も遮光層４２に覆われているので、表示のコントラス
トが高い。なお、信号ライン１７と遮光層２５とが平面
的に見て完全に離間していれば、層間絶縁膜３５は必ず
しも必要ではない。
【００３６】図３、４は、第２及び第３実施例を示して
いる。遮光層２５の平面的なパターンは、図２に示した
第１実施例のものに限られず、遮光層２５が各画素毎に
切り離されており、且つ、各画素の辺の少なくとも一部
を遮光層２５の辺の一部が規定する様に形成されていれ
ばよい。また、薄膜トランジスタ１２のソース／ドレイ
ン２２ａに接続されていない部分が遮光層２５に存在し
ていてもよい。
いる。遮光層２５の平面的なパターンは、図２に示した
第１実施例のものに限られず、遮光層２５が各画素毎に
切り離されており、且つ、各画素の辺の少なくとも一部
を遮光層２５の辺の一部が規定する様に形成されていれ
ばよい。また、薄膜トランジスタ１２のソース／ドレイ
ン２２ａに接続されていない部分が遮光層２５に存在し
ていてもよい。
【００３７】図３に示す第２実施例では、遮光層２５の
うちでゲートライン１３及びゲート電極１６上の部分が
画素電極１１に接続されていない様にして、画素電極１
１とゲートライン１３及びゲート電極１６との容量結合
を回避するために、各画素の遮光層２５が２分割されて
いる。
うちでゲートライン１３及びゲート電極１６上の部分が
画素電極１１に接続されていない様にして、画素電極１
１とゲートライン１３及びゲート電極１６との容量結合
を回避するために、各画素の遮光層２５が２分割されて
いる。
【００３８】図４に示す第３実施例では、信号ライン１
７付近の液晶配向の乱れを隠すために、図３に示した第
２実施例の遮光層２５の他に、信号ライン１７よりも一
回り幅が広いパターンの遮光層２５が信号ライン１７上
に配置されている。
７付近の液晶配向の乱れを隠すために、図３に示した第
２実施例の遮光層２５の他に、信号ライン１７よりも一
回り幅が広いパターンの遮光層２５が信号ライン１７上
に配置されている。
【００３９】次に、第４実施例について説明する。上述
の第１〜第３実施例では遮光層４２が絶縁基板２６側に
設けられているが、この第４実施例では遮光層４２が絶
縁基板２７側に設けられている。但し、絶縁基板２７側
の遮光層４２は絶縁性のものに限られず導電性のもので
もよい。なお、遮光層４２のパターンは信号ライン１７
及び遮光層２５のパターンに対して相補的であるので、
画素の開口は遮光層２５等で殆ど決定され、絶縁基板２
７側に遮光層４２を設けてもこの遮光層４２が画素の開
口を狭めることはない。
の第１〜第３実施例では遮光層４２が絶縁基板２６側に
設けられているが、この第４実施例では遮光層４２が絶
縁基板２７側に設けられている。但し、絶縁基板２７側
の遮光層４２は絶縁性のものに限られず導電性のもので
もよい。なお、遮光層４２のパターンは信号ライン１７
及び遮光層２５のパターンに対して相補的であるので、
画素の開口は遮光層２５等で殆ど決定され、絶縁基板２
７側に遮光層４２を設けてもこの遮光層４２が画素の開
口を狭めることはない。
【００４０】図５は、第５実施例を示している。この第
５実施例では、信号ライン１７及び遮光層２５のみで遮
光をするためにこれらが端部同士で重畳しており、遮光
層４２は設けられていない。なお、この様に信号ライン
１７と遮光層２５とが重畳しているので、これらの間の
層間絶縁が第１実施例等に比べて更に完全に行われてい
る。
５実施例では、信号ライン１７及び遮光層２５のみで遮
光をするためにこれらが端部同士で重畳しており、遮光
層４２は設けられていない。なお、この様に信号ライン
１７と遮光層２５とが重畳しているので、これらの間の
層間絶縁が第１実施例等に比べて更に完全に行われてい
る。
【００４１】図６は、第６実施例を示している。この第
６実施例は、層間絶縁膜３７と画素電極１１との間にカ
ラーフィルタ４３が設けられていることを除いて、図
１、２に示した第１実施例と実質的に同様の構成を有し
ている。この場合、カラーフィルタ４３が層間絶縁膜３
７の代わりになるので、この層間絶縁膜３７は必ずしも
必要ではない。
６実施例は、層間絶縁膜３７と画素電極１１との間にカ
ラーフィルタ４３が設けられていることを除いて、図
１、２に示した第１実施例と実質的に同様の構成を有し
ている。この場合、カラーフィルタ４３が層間絶縁膜３
７の代わりになるので、この層間絶縁膜３７は必ずしも
必要ではない。
【００４２】なお、以上の第１〜第６の何れの実施例に
おいても薄膜トランジスタ１２がスイッチング素子にな
っているが、薄膜トランジスタ等の３端子素子以外に、
ダイオード、バリスタ及び金属−絶縁物−金属（ＭＩ
Ｍ）素子等の２端子素子をスイッチング素子として用い
ることもできる。２端子素子を用いる場合は、マトリッ
クス状の複数の画素電極及び２端子素子と第１の電極群
とを一方の絶縁基板上に設け、第１の電極群と交差する
第２の電極群を他方の絶縁基板上に設ける。
おいても薄膜トランジスタ１２がスイッチング素子にな
っているが、薄膜トランジスタ等の３端子素子以外に、
ダイオード、バリスタ及び金属−絶縁物−金属（ＭＩ
Ｍ）素子等の２端子素子をスイッチング素子として用い
ることもできる。２端子素子を用いる場合は、マトリッ
クス状の複数の画素電極及び２端子素子と第１の電極群
とを一方の絶縁基板上に設け、第１の電極群と交差する
第２の電極群を他方の絶縁基板上に設ける。
【００４３】
【発明の効果】請求項１、３の液晶表示装置では、導電
性遮光層を用いても、画素電極と導電性遮光層との絶縁
性を考慮する必要がないばかりでなく、画素電極とスイ
ッチング素子の一つの電極または薄膜トランジスタの一
方のソース／ドレインとを確実に接続することができ、
しかも導電性遮光層で確実に遮光することができるの
で、画素の点欠陥、線欠陥や表示のコントラスト低下等
を生じることがなく、歩留りが高い。
性遮光層を用いても、画素電極と導電性遮光層との絶縁
性を考慮する必要がないばかりでなく、画素電極とスイ
ッチング素子の一つの電極または薄膜トランジスタの一
方のソース／ドレインとを確実に接続することができ、
しかも導電性遮光層で確実に遮光することができるの
で、画素の点欠陥、線欠陥や表示のコントラスト低下等
を生じることがなく、歩留りが高い。
【００４４】請求項２、４の液晶表示装置では、遮光が
更に確実に行われるので、表示のコントラストが更に高
い。
更に確実に行われるので、表示のコントラストが更に高
い。
【図１】本願の発明の第１実施例を示しており、図２の
Ｉ−Ｉ線に沿う側断面図である。
Ｉ−Ｉ線に沿う側断面図である。
【図２】第１実施例の平面図である。
【図３】第２実施例の平面図である。
【図４】第３実施例の平面図である。
【図５】第５実施例の平面図である。
【図６】第６実施例の側断面図である。
【図７】本願の発明の一従来例を示しており、図８のＶ
ＩＩ−ＶＩＩ線に沿う側断面図である。
ＩＩ−ＶＩＩ線に沿う側断面図である。
【図８】一従来例の平面図である。
１１ 画素電極 １２ 薄膜トランジスタ １７ 信号ライン ２２ａ ソース／ドレイン ２５ 遮光層 ４２ 遮光層
Claims (4)
- 【請求項１】スイッチング素子とこのスイッチング素子
の一つの電極に接続されている画素電極とがマトリック
ス状に配列されている第１の基板と、 この第１の基板に対向している第２の基板と、 これら第１及び第２の基板間に保持されている液晶層と
を有する液晶表示装置において、 前記スイッチング素子の一つの電極と前記画素電極とが
導電性遮光層を介して接続されており、 この導電性遮光層が画素毎に分割されていることを特徴
とする液晶表示装置。 - 【請求項２】前記導電性遮光層に覆われていない部分に
絶縁性遮光層が設けられていることを特徴とする請求項
１記載の液晶表示装置。 - 【請求項３】一対の基板間に液晶層が保持されており、 前記基板には信号ラインとゲートラインとが互いにマト
リックス状に配列されており、 これら信号ライン及びゲートラインの各交点には薄膜ト
ランジスタと液晶駆動用の画素電極とが配されている液
晶表示装置において、 前記薄膜トランジスタの一方のソース／ドレインと前記
画素電極とが導電性遮光層を介して接続されており、 この導電性遮光層が画素毎に分割されていることを特徴
とする液晶表示装置。 - 【請求項４】前記信号ラインと前記導電性遮光層との何
れにも覆われていない部分に絶縁性遮光層が設けられて
いることを特徴とする請求項３記載の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28909191A JP3143996B2 (ja) | 1991-10-08 | 1991-10-08 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28909191A JP3143996B2 (ja) | 1991-10-08 | 1991-10-08 | 液晶表示装置 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000141517A Division JP2000352712A (ja) | 2000-01-01 | 2000-05-15 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05100250A true JPH05100250A (ja) | 1993-04-23 |
| JP3143996B2 JP3143996B2 (ja) | 2001-03-07 |
Family
ID=17738692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28909191A Expired - Lifetime JP3143996B2 (ja) | 1991-10-08 | 1991-10-08 | 液晶表示装置 |
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| Country | Link |
|---|---|
| JP (1) | JP3143996B2 (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08292450A (ja) * | 1995-04-24 | 1996-11-05 | Nec Corp | 液晶表示装置 |
| US5818549A (en) * | 1996-04-26 | 1998-10-06 | Sharp Kabushiki Kaisha | Active matrix substrate and manufacturing method of the same |
| EP0997769A2 (en) * | 1998-10-28 | 2000-05-03 | Sony Corporation | Active matrix liquid crystal display device |
| KR100408793B1 (ko) * | 1995-03-20 | 2004-03-18 | 소니 가부시끼 가이샤 | 액티브매트릭스형표시장치 |
| US6765230B2 (en) | 1998-11-26 | 2004-07-20 | Seiko Epson Corporation | Electro-optical device and electronic equipment |
| JP2006309253A (ja) * | 2000-06-28 | 2006-11-09 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2007047829A (ja) * | 1998-11-26 | 2007-02-22 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| US7268777B2 (en) | 1996-09-27 | 2007-09-11 | Semiconductor Energy Laboratory Co., Ltd. | Electrooptical device and method of fabricating the same |
| JP2008070521A (ja) * | 2006-09-13 | 2008-03-27 | Sony Corp | 表示装置 |
| US7408534B2 (en) | 1998-06-17 | 2008-08-05 | Semiconductor Energy Laboratory Co., Ltd. | Reflective type semiconductor display device |
| US7514302B2 (en) | 2000-06-28 | 2009-04-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2012027495A (ja) * | 2000-09-29 | 2012-02-09 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2016031459A (ja) * | 2014-07-29 | 2016-03-07 | 京セラディスプレイ株式会社 | 液晶表示装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI228625B (en) | 1995-11-17 | 2005-03-01 | Semiconductor Energy Lab | Display device |
-
1991
- 1991-10-08 JP JP28909191A patent/JP3143996B2/ja not_active Expired - Lifetime
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100408793B1 (ko) * | 1995-03-20 | 2004-03-18 | 소니 가부시끼 가이샤 | 액티브매트릭스형표시장치 |
| JPH08292450A (ja) * | 1995-04-24 | 1996-11-05 | Nec Corp | 液晶表示装置 |
| US5818549A (en) * | 1996-04-26 | 1998-10-06 | Sharp Kabushiki Kaisha | Active matrix substrate and manufacturing method of the same |
| US7268777B2 (en) | 1996-09-27 | 2007-09-11 | Semiconductor Energy Laboratory Co., Ltd. | Electrooptical device and method of fabricating the same |
| US7408534B2 (en) | 1998-06-17 | 2008-08-05 | Semiconductor Energy Laboratory Co., Ltd. | Reflective type semiconductor display device |
| EP0997769A2 (en) * | 1998-10-28 | 2000-05-03 | Sony Corporation | Active matrix liquid crystal display device |
| EP0997769A3 (en) * | 1998-10-28 | 2002-08-07 | Sony Corporation | Active matrix liquid crystal display device |
| US6770909B2 (en) | 1998-11-26 | 2004-08-03 | Seiko Epson Corporation | Electro-optical device and electronic equipment |
| US6872975B2 (en) | 1998-11-26 | 2005-03-29 | Seiko Epson Corporation | Electro-optical device and electronic equipment |
| US6765230B2 (en) | 1998-11-26 | 2004-07-20 | Seiko Epson Corporation | Electro-optical device and electronic equipment |
| JP2007047829A (ja) * | 1998-11-26 | 2007-02-22 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| JP4684170B2 (ja) * | 2000-06-28 | 2011-05-18 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US7514302B2 (en) | 2000-06-28 | 2009-04-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2006309253A (ja) * | 2000-06-28 | 2006-11-09 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
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| JP2013101368A (ja) * | 2000-09-29 | 2013-05-23 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2008070521A (ja) * | 2006-09-13 | 2008-03-27 | Sony Corp | 表示装置 |
| JP2016031459A (ja) * | 2014-07-29 | 2016-03-07 | 京セラディスプレイ株式会社 | 液晶表示装置 |
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|---|---|
| JP3143996B2 (ja) | 2001-03-07 |
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