JPH0498440A - バス診断装置 - Google Patents
バス診断装置Info
- Publication number
- JPH0498440A JPH0498440A JP2212643A JP21264390A JPH0498440A JP H0498440 A JPH0498440 A JP H0498440A JP 2212643 A JP2212643 A JP 2212643A JP 21264390 A JP21264390 A JP 21264390A JP H0498440 A JPH0498440 A JP H0498440A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- output
- data
- gate
- bus2
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 101100004933 Arabidopsis thaliana CYP79F1 gene Proteins 0.000 description 14
- 238000010586 diagram Methods 0.000 description 13
- 238000003745 diagnosis Methods 0.000 description 12
- 238000007796 conventional method Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 238000002405 diagnostic procedure Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[Il!E要]
制御装置と被制御装置間をバスで接続したシステムのバ
スの正常性を診断するようにしたバス診断装置に関し、 バスの診断に要するハードウェアの削減を図って効率的
なバスの診断を行うようにすることを目的とし、 制御装置と被制御装置間をバスで接続したシステムのバ
スの正常性を診断する場合において、前記バスを上下に
2等分したバスとし、これらバスの間に2等分したバス
のビット数に等しい数の3ステートゲートを設け、被制
御装置側からの制御信号により前記バスの内の一方を入
力バス、他方を出力バスとして前記3ステートゲートを
介して構成されるループでデータの送受信を行いバスの
正常性を診断するように構成する。
スの正常性を診断するようにしたバス診断装置に関し、 バスの診断に要するハードウェアの削減を図って効率的
なバスの診断を行うようにすることを目的とし、 制御装置と被制御装置間をバスで接続したシステムのバ
スの正常性を診断する場合において、前記バスを上下に
2等分したバスとし、これらバスの間に2等分したバス
のビット数に等しい数の3ステートゲートを設け、被制
御装置側からの制御信号により前記バスの内の一方を入
力バス、他方を出力バスとして前記3ステートゲートを
介して構成されるループでデータの送受信を行いバスの
正常性を診断するように構成する。
[産業上の利用分野]
本発明は制御装置と被制御装置間をバスで接続したシス
テムのバスの正常性を診断するようにしたバス診断装置
に関する。
テムのバスの正常性を診断するようにしたバス診断装置
に関する。
制御装置と被制御装置間をバスで接続したシステムのバ
スの正常性を診断するようにしたバス診断装置において
は、バスそのものの正常性のみならず、バスに接続され
る制御装置及び被制御装置内のドライバ/レシーバが正
確に動作しているかどうかも併せて診断するものである
。この種のバス診断装置では、バスのビット数の増加に
つれて診断回路のハードウェアか増大する傾向にあり、
ハードウェアの削減と効率的なバス診断が要求される。
スの正常性を診断するようにしたバス診断装置において
は、バスそのものの正常性のみならず、バスに接続され
る制御装置及び被制御装置内のドライバ/レシーバが正
確に動作しているかどうかも併せて診断するものである
。この種のバス診断装置では、バスのビット数の増加に
つれて診断回路のハードウェアか増大する傾向にあり、
ハードウェアの削減と効率的なバス診断が要求される。
[従来の技術]
第4図は従来方式の構成概念図である。制御装置1と被
制御装置2とがバス3を介して接続されている。ここで
は、バス30ビツト数として16ビツトの場合を示して
いる。そして、制御装W11はバス3を介して被制御装
置2の制御を行う。4はバス3と接続されたラッチであ
り、バス3からのデータをラッチし、その出力を3ステ
ートゲートを介してバス3に接続している。このラッチ
4には、3ステートゲートをイネーブルにするイネーブ
ル信号とデータラッチ用のクロックCLKか被制御装置
2側から与えられている。
制御装置2とがバス3を介して接続されている。ここで
は、バス30ビツト数として16ビツトの場合を示して
いる。そして、制御装W11はバス3を介して被制御装
置2の制御を行う。4はバス3と接続されたラッチであ
り、バス3からのデータをラッチし、その出力を3ステ
ートゲートを介してバス3に接続している。このラッチ
4には、3ステートゲートをイネーブルにするイネーブ
ル信号とデータラッチ用のクロックCLKか被制御装置
2側から与えられている。
第5図は従来方式のラッチの具体的構成例を示す図であ
る。図に示す例は1ビット分を示し、残りの15ビツト
分については省略している。先ず、被制御装置2からバ
ス診断用のデータをバス3に送出する。これらデータの
うち、データDOのパスライン10からの信号はDタイ
プのフリップフロップ11のD入力に入り、このD入力
のデータはクロックCLKによりラッチされる。ラッチ
されたデータはイネーブル信号がアクティブになった時
、図に示す矢印のループで3ステートゲート12からD
Oのパスライン10に乗る。
る。図に示す例は1ビット分を示し、残りの15ビツト
分については省略している。先ず、被制御装置2からバ
ス診断用のデータをバス3に送出する。これらデータの
うち、データDOのパスライン10からの信号はDタイ
プのフリップフロップ11のD入力に入り、このD入力
のデータはクロックCLKによりラッチされる。ラッチ
されたデータはイネーブル信号がアクティブになった時
、図に示す矢印のループで3ステートゲート12からD
Oのパスライン10に乗る。
従って、パスライン10上のデータをラッチ11に取込
む時にはイネーブル信号により3ステートゲート12の
出力はハイインピーダンスになっており、データのラッ
チに影響を与えないようにしておく必要がある。そして
、取込んだデータをパスライン10に乗せる時には3ス
テートゲート12をアクティブにして、ラッチしたデー
タをパスライン10に乗せる。被制御装置2はデータラ
イン10に乗ったデータを読込んでバス3の正常性を診
断する。つまり、全ての16ビツトのパスラインについ
て、送信データと受信データとが一致した時、バス3は
被制御装置2内のドライバ/レシーバを含めて正常であ
ると判断する。
む時にはイネーブル信号により3ステートゲート12の
出力はハイインピーダンスになっており、データのラッ
チに影響を与えないようにしておく必要がある。そして
、取込んだデータをパスライン10に乗せる時には3ス
テートゲート12をアクティブにして、ラッチしたデー
タをパスライン10に乗せる。被制御装置2はデータラ
イン10に乗ったデータを読込んでバス3の正常性を診
断する。つまり、全ての16ビツトのパスラインについ
て、送信データと受信データとが一致した時、バス3は
被制御装置2内のドライバ/レシーバを含めて正常であ
ると判断する。
[発明が解決しようとする課題]
従来のバス診断ては、ラッチの数はバスのビット数分(
例えば16ビツトの場合には16個)必要になる。バス
のビット数は、従来の4本、8本から16本、32本と
増加していく傾向にあり、ラッチもそれに応じて増やす
必要がある。従って、従来の診断方式によれば、バスの
ビット数の増加につれてハードウェア(ラッチ)の量が
増大するという問題があった。
例えば16ビツトの場合には16個)必要になる。バス
のビット数は、従来の4本、8本から16本、32本と
増加していく傾向にあり、ラッチもそれに応じて増やす
必要がある。従って、従来の診断方式によれば、バスの
ビット数の増加につれてハードウェア(ラッチ)の量が
増大するという問題があった。
本発明はこのような課題に鑑みてなされたものであって
、バスの診断に要するハードウェアの削減を図って効率
的なバスの診断を行うようにすることができるバス診断
装置を提供することを目的としている。
、バスの診断に要するハードウェアの削減を図って効率
的なバスの診断を行うようにすることができるバス診断
装置を提供することを目的としている。
第1図は本発明の原理ブロック図である。第4図と同一
のものは、同一の符号を付して示す。図において、1は
制御装置、2は被制御装置である。
のものは、同一の符号を付して示す。図において、1は
制御装置、2は被制御装置である。
これら制御装置1と被制御装置2間を接続するバスは上
下(上位ビット群と下位ビット群)に2分割(2等分)
されている。BUSl、BUS2は2分割されたバスで
、どちらが上位ビット群であってもよい。そして、これ
らバスBUSI、BUS2の間には両者をビット毎に接
続する3ステーゲート10が設けられている。この3ス
テートゲート10には被制御装置2から制御信号が与え
られており、3ステートゲート10を全てハイインピー
ダンスにしたり、ゲートの方向性を決定することができ
るようになっている。
下(上位ビット群と下位ビット群)に2分割(2等分)
されている。BUSl、BUS2は2分割されたバスで
、どちらが上位ビット群であってもよい。そして、これ
らバスBUSI、BUS2の間には両者をビット毎に接
続する3ステーゲート10が設けられている。この3ス
テートゲート10には被制御装置2から制御信号が与え
られており、3ステートゲート10を全てハイインピー
ダンスにしたり、ゲートの方向性を決定することができ
るようになっている。
[作用コ
制御装置1と被制御装置2間で通常のデータ伝送をして
いる時には、3ステートゲート10の入出力部を制御信
号によりハイインピーダンスにする。これにより、3ス
テートゲート10をバスから切離して3ステートゲート
10がないのと同じ状態にすることができ、BUS 1
とBUS2とて1つのハスを構成し、データの伝送を行
う。
いる時には、3ステートゲート10の入出力部を制御信
号によりハイインピーダンスにする。これにより、3ス
テートゲート10をバスから切離して3ステートゲート
10がないのと同じ状態にすることができ、BUS 1
とBUS2とて1つのハスを構成し、データの伝送を行
う。
バス診断モードにする場合には、被制御装置2から3ス
テートゲート10に制御信号を送り、3ステートゲート
の方向を定める。例えば、BUSlを出力バス、BUS
2を入力バスとする。そして、被制御装置2から出力さ
れた試験データは、BUS2→3ステートゲート10→
BUS1のルートを通り、再び被制御装置2に戻る。被
制御装置2では、出力データと入力データをビット毎に
比較し、バスの正常性を診断する。このデータのルート
は3ステートゲート10の方向を逆にし、BUSlから
BUS2への流れてあってもよい。
テートゲート10に制御信号を送り、3ステートゲート
の方向を定める。例えば、BUSlを出力バス、BUS
2を入力バスとする。そして、被制御装置2から出力さ
れた試験データは、BUS2→3ステートゲート10→
BUS1のルートを通り、再び被制御装置2に戻る。被
制御装置2では、出力データと入力データをビット毎に
比較し、バスの正常性を診断する。このデータのルート
は3ステートゲート10の方向を逆にし、BUSlから
BUS2への流れてあってもよい。
このようにして、本発明によればバスの診断に要するハ
ードウェアの削減を図って効率的なバスの診断を行うよ
うにすることができる。
ードウェアの削減を図って効率的なバスの診断を行うよ
うにすることができる。
[実施例]
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第2図は本発明の一実施例を示す構成ブロック図である
。図に示す実施例では、バスのビ・ソト数としてDO〜
D 1.5までの16ビツトの場合を示している。そし
て、このバスを上下に2分割し、上位8ビツトをBUS
lとし、下位8ビツトをBUS2としている。これら両
方のバスBUSIとBUS2の間を接続する3ステート
ゲート10は、これらバスBUS 1とBUS2のビッ
ト数8ピントに応して8個の3ステートゲート10aよ
り構成されている。
。図に示す実施例では、バスのビ・ソト数としてDO〜
D 1.5までの16ビツトの場合を示している。そし
て、このバスを上下に2分割し、上位8ビツトをBUS
lとし、下位8ビツトをBUS2としている。これら両
方のバスBUSIとBUS2の間を接続する3ステート
ゲート10は、これらバスBUS 1とBUS2のビッ
ト数8ピントに応して8個の3ステートゲート10aよ
り構成されている。
これら3ステートゲート10aは上下のバスの対応・す
るビット同志を接続するようになっている。
るビット同志を接続するようになっている。
例えば、DOとD8.DIとD9というように接続され
る。残りのビットについても同様である。
る。残りのビットについても同様である。
3ステートゲート10aは図に示すようなレシーバ/ド
ライバの組み合わせて構成される。これら3ステートゲ
ート10aには制御信号1と制御信号2が人力されてい
る。
ライバの組み合わせて構成される。これら3ステートゲ
ート10aには制御信号1と制御信号2が人力されてい
る。
制御信号1.制御信号2の組合わせにより、3ステート
ゲート10aのレシーバ/ドライバ側のいずれもハイイ
ンピーダンスにしてバスBUSI。
ゲート10aのレシーバ/ドライバ側のいずれもハイイ
ンピーダンスにしてバスBUSI。
BUS2からの切離しを行うと共に、3ステートゲート
10aのゲートのいずれをドライバ/レシーバにするか
を決定する。例えば、図の矢印て示す方向に3ステート
ゲート10aを設定する。つまり、この場合にはBUS
2かデータの入力バスとなり、BUS 1がデータの出
力バスとなる。そして、被制御装置2から出力された試
験データはBUS2→3ステートゲートlQa →BU
SIのルートて被制御装置2に取込まれ、出力データと
入力データとの比較照合が行われる。
10aのゲートのいずれをドライバ/レシーバにするか
を決定する。例えば、図の矢印て示す方向に3ステート
ゲート10aを設定する。つまり、この場合にはBUS
2かデータの入力バスとなり、BUS 1がデータの出
力バスとなる。そして、被制御装置2から出力された試
験データはBUS2→3ステートゲートlQa →BU
SIのルートて被制御装置2に取込まれ、出力データと
入力データとの比較照合が行われる。
一方、制御信号1.制御信号2の組合わせによりデータ
の流れるルートは図と逆になる。つまり、被制御装置2
から出力された試験データはBUS1矢印3ステートゲ
ート10a→BUS2のルートで被制御装置2に取込ま
れ、出力データと入ツノデータとの比較照合か行われる
。このように構成された回路の動作を説明すれば、以下
のとおりである。
の流れるルートは図と逆になる。つまり、被制御装置2
から出力された試験データはBUS1矢印3ステートゲ
ート10a→BUS2のルートで被制御装置2に取込ま
れ、出力データと入ツノデータとの比較照合か行われる
。このように構成された回路の動作を説明すれば、以下
のとおりである。
先ず、バスを通常の動作で使用する場合について説明す
る。この場合には、被制御装置2から出力する制御信号
1.制御信号2の組合わせにより、3ステートゲート1
0aをハイインピーダンスにする。この結果、3ステー
トゲート1. Oaはドライバ/レシーバのいずれもハ
イインピーダンスとなり、回路から切離される。従って
、バスBUSlとBUS2とで16ビツトのバスとして
機能する。従って、制御装置1(第4図参照)と被制御
装置2間でバスを介してデータ伝送が行われる。
る。この場合には、被制御装置2から出力する制御信号
1.制御信号2の組合わせにより、3ステートゲート1
0aをハイインピーダンスにする。この結果、3ステー
トゲート1. Oaはドライバ/レシーバのいずれもハ
イインピーダンスとなり、回路から切離される。従って
、バスBUSlとBUS2とで16ビツトのバスとして
機能する。従って、制御装置1(第4図参照)と被制御
装置2間でバスを介してデータ伝送が行われる。
次に、バスの診断を行う場合について説明する。
この場合には、被制御装置2から出力される制御信号1
.制御信号2の組合わせにより3ステートゲート10a
をアクティブにし、更に3ステートゲート10aの方向
を決める。BUS 1を入力バス、BUS2を出力バス
になるように、又はBUSlを出力バス、BUS2を入
力バスになるように3ステートゲート10aのドライバ
/レシーバを決めてやる。
.制御信号2の組合わせにより3ステートゲート10a
をアクティブにし、更に3ステートゲート10aの方向
を決める。BUS 1を入力バス、BUS2を出力バス
になるように、又はBUSlを出力バス、BUS2を入
力バスになるように3ステートゲート10aのドライバ
/レシーバを決めてやる。
図に示す例では、BUS2か入力バス、BUSlが出力
バスの場合を示している。この場合には、被制御装置2
から出力された試験データはBUS2に出力される。B
US2上のデータは3ステートゲート10aを介してB
US 1に乗る。BUSlに乗った試験データは被制御
装置2に取込まれる。被制御装置2は、出力したデータ
と取込んだデータとの比較照合をビット毎に行う。そし
て、全ビットが一致したら、被制御装置2内のドライバ
/レシーバを含めてバスの正常性があると判断する。以
上、BUS2を入力バス、BUSlを出力バスとした場
合を説明したが、制御信号1,2の組合わせによりバス
の人出力を逆転し、BUSlが入力バス、BtJS2が
出力バスとなるようにすることができる。そして、同様
の試験を行う。
バスの場合を示している。この場合には、被制御装置2
から出力された試験データはBUS2に出力される。B
US2上のデータは3ステートゲート10aを介してB
US 1に乗る。BUSlに乗った試験データは被制御
装置2に取込まれる。被制御装置2は、出力したデータ
と取込んだデータとの比較照合をビット毎に行う。そし
て、全ビットが一致したら、被制御装置2内のドライバ
/レシーバを含めてバスの正常性があると判断する。以
上、BUS2を入力バス、BUSlを出力バスとした場
合を説明したが、制御信号1,2の組合わせによりバス
の人出力を逆転し、BUSlが入力バス、BtJS2が
出力バスとなるようにすることができる。そして、同様
の試験を行う。
このように、本発明によれば、制御装置1と被制御装置
2間を接続するバスを上下に2分割し、2分割したバス
をそれぞれ入力バス、出力バスとしてデータを送受信す
ることにより、バスの診断を行うことができる。本発明
によれば、バスのビット数に応じたラッチを用意する必
要はなく、バスの全ビット数の半分の3ステートゲート
を用意するだけで対応でき、バスの診断に要するノ\−
、ドウエアの削減を図って効率的なバスの診断を行うよ
うにすることができる。
2間を接続するバスを上下に2分割し、2分割したバス
をそれぞれ入力バス、出力バスとしてデータを送受信す
ることにより、バスの診断を行うことができる。本発明
によれば、バスのビット数に応じたラッチを用意する必
要はなく、バスの全ビット数の半分の3ステートゲート
を用意するだけで対応でき、バスの診断に要するノ\−
、ドウエアの削減を図って効率的なバスの診断を行うよ
うにすることができる。
第3図は3ステートゲート10aの具体的構成例を示す
図である。3ステートゲートを構成するゲートをそれぞ
れGl、G2とし、ゲートG1には制御信号1が、グー
)G2には制御信号2か入っている。被制御装置2内に
は、制御信号1.制御信号2を作るゲート回路か設けら
れており、ナントゲートGll G12及びインバー
タG13より構成されている。ナントゲートG11には
イネーブル信号(ENABLE)信号と方向決定信号(
D I RECT I ON)が入っている。
図である。3ステートゲートを構成するゲートをそれぞ
れGl、G2とし、ゲートG1には制御信号1が、グー
)G2には制御信号2か入っている。被制御装置2内に
は、制御信号1.制御信号2を作るゲート回路か設けら
れており、ナントゲートGll G12及びインバー
タG13より構成されている。ナントゲートG11には
イネーブル信号(ENABLE)信号と方向決定信号(
D I RECT I ON)が入っている。
一方、ナントゲートG12にはイネーブル信号(ENA
BLE)信号と方向決定信号(DIRECTION)を
インバータG13で反転したものが入っている。そして
、ナントゲートG11の出力が選択信号1としてゲート
G1に入り、ナントゲートG12の出力が選択信号2と
してゲートG2に入っている。なお、実際には図に示す
3ステートゲート10aの数は、BUSI(又はBUS
2)のビット数だけ存在する。このように構成された回
路の動作を説明すれば、以下のとおりである。
BLE)信号と方向決定信号(DIRECTION)を
インバータG13で反転したものが入っている。そして
、ナントゲートG11の出力が選択信号1としてゲート
G1に入り、ナントゲートG12の出力が選択信号2と
してゲートG2に入っている。なお、実際には図に示す
3ステートゲート10aの数は、BUSI(又はBUS
2)のビット数だけ存在する。このように構成された回
路の動作を説明すれば、以下のとおりである。
先ず、3ステートゲート10aをl\イインピーダンス
にする場合について説明する。この場合には、イネーブ
ル信号ENABLEを“O“にする。
にする場合について説明する。この場合には、イネーブ
ル信号ENABLEを“O“にする。
この結果、ナントゲートGll、G12がいずれも“1
°になってゲートGl、G2をハイインピーダンスにす
る。この結果、3ステートゲート10aはバスから切離
されることになる。
°になってゲートGl、G2をハイインピーダンスにす
る。この結果、3ステートゲート10aはバスから切離
されることになる。
次に、バス診断を行う場合について考える。この場合に
は、イネーブル信号ENABLEを“1”にする。この
結果、ナントゲートGl、G2はゲトが開くことになる
。そして、方向決定信号DIRECTIONが1”の場
合には、ナンドゲトG]1の出力が“0°になり、ゲー
トG1をアクティブにする。ナントゲートG12の出力
は“1°になり、グー)G2はハイインピーダンスとな
る。この状態では、Bus 1からの信号をBUS2側
に通すことになり、BUSlが人力バス、BUS2か出
力バスになる。
は、イネーブル信号ENABLEを“1”にする。この
結果、ナントゲートGl、G2はゲトが開くことになる
。そして、方向決定信号DIRECTIONが1”の場
合には、ナンドゲトG]1の出力が“0°になり、ゲー
トG1をアクティブにする。ナントゲートG12の出力
は“1°になり、グー)G2はハイインピーダンスとな
る。この状態では、Bus 1からの信号をBUS2側
に通すことになり、BUSlが人力バス、BUS2か出
力バスになる。
これに対し、方向決定信号DIRECTIONが02の
場合には、ナントゲートG12の出力が“0゛になり、
グー1−G2をアクティブにする。
場合には、ナントゲートG12の出力が“0゛になり、
グー1−G2をアクティブにする。
ナントゲートGllの出力は“loになり、グー)Gl
はハイインピーダンスとなる。この状態では、BUS2
からの信号をBUSl側に通すことになり、BUS2が
入力バス、BUSlが出力バスになる。
はハイインピーダンスとなる。この状態では、BUS2
からの信号をBUSl側に通すことになり、BUS2が
入力バス、BUSlが出力バスになる。
上述の実施例の説明では、バスのビット数として16ビ
ツトの場合を説明したが、本発明はこれに限るものでは
なく、任意のビット数のバスの診断に用いることができ
る。上下に2分割できるためには、バスのビット数は偶
数である必要がある。
ツトの場合を説明したが、本発明はこれに限るものでは
なく、任意のビット数のバスの診断に用いることができ
る。上下に2分割できるためには、バスのビット数は偶
数である必要がある。
[発明の効果コ
以上、詳細に説明したように、本発明によれば制御装置
と被制御装置間を接続するバスを上下に2分割し、2分
割したバスをそれぞれ入力バス。
と被制御装置間を接続するバスを上下に2分割し、2分
割したバスをそれぞれ入力バス。
出力バスとしてデータを送受信することにより、バスの
診断を行うことかできる。本発明によれば、バスのビッ
ト数に応したラッチを用意する必要はなく、ハスの全ビ
ット数の半分の3ステートゲートを用意するだけで対応
でき、バスの診断に要するハードウェアの削減を図って
効率的なバスの診断を行うようにすることができる。
診断を行うことかできる。本発明によれば、バスのビッ
ト数に応したラッチを用意する必要はなく、ハスの全ビ
ット数の半分の3ステートゲートを用意するだけで対応
でき、バスの診断に要するハードウェアの削減を図って
効率的なバスの診断を行うようにすることができる。
第1図は本発明の原理ブロック図、
第2図は本発明の一実施例を示す構成ブロック図、
第3図は3ステートゲートの具体的構成例を示す図、
第4図は従来方式の構成概念図、
第5図は従来方式のラッチの具体的構成例を示す図であ
る。 第1図において、 1は制御装置、 2は被制御装置、 10は3ステートゲート、 BUSI、BUS2はバスである。 従来方式の構成概念図 第4図 本発明の原理カツク図 第1図 従来方式のラガの具体的構成例を示す図第5図
る。 第1図において、 1は制御装置、 2は被制御装置、 10は3ステートゲート、 BUSI、BUS2はバスである。 従来方式の構成概念図 第4図 本発明の原理カツク図 第1図 従来方式のラガの具体的構成例を示す図第5図
Claims (2)
- (1)制御装置(1)と被制御装置(2)間をバスで接
続したシステムのバスの正常性を診断する場合において
、 前記バスを上下に2等分したバス(BUS 1)、(BUS2)とし、 これらバス(BUS1)、(BUS2)の 間に2等分したバスのビット数に等しい数の3ステート
ゲート(10a)を設け、 被制御装置(2)側からの制御信号により 前記バス(BUS1)、(BUS2)の内の一方を入力
バス、他方を出力バスとして前記3ステートゲート(1
0a)を介して構成されるループでデータの送受信を行
いバスの正常性を診断するように構成したことを特徴と
するバス診断装置。 - (2)前記制御信号としてイネーブル信号と方向決定信
号を用い、 システムが通常動作を行う場合にはイネー ブル信号により前記3ステートゲート(10a)をハイ
インピーダンスにしてバスから切離すと共に、バス診断
時には方向決定信号により前記2つのバス(BUS1)
、(BUS2)のうちのいずれか一方を入力バス、他方
を出力バスとするようにしたことを特徴とする請求項1
記載のバス診断装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2212643A JPH0498440A (ja) | 1990-08-10 | 1990-08-10 | バス診断装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2212643A JPH0498440A (ja) | 1990-08-10 | 1990-08-10 | バス診断装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0498440A true JPH0498440A (ja) | 1992-03-31 |
Family
ID=16626035
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2212643A Pending JPH0498440A (ja) | 1990-08-10 | 1990-08-10 | バス診断装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0498440A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100483423B1 (ko) * | 1997-11-18 | 2005-09-14 | 매그나칩 반도체 유한회사 | 버스테스트장치 |
-
1990
- 1990-08-10 JP JP2212643A patent/JPH0498440A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100483423B1 (ko) * | 1997-11-18 | 2005-09-14 | 매그나칩 반도체 유한회사 | 버스테스트장치 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0254981B1 (en) | Diagnostic circuit | |
JP2010012293A (ja) | 電気装置 | |
US5025414A (en) | Serial bus interface capable of transferring data in different formats | |
JPH04296941A (ja) | 集積された電子チップの試験装置 | |
JPH0749832A (ja) | 情報処理装置 | |
JPH0498440A (ja) | バス診断装置 | |
US6304988B1 (en) | Scan testable circuit arrangement | |
US4964036A (en) | Channel hardware diagnostic apparatus and method | |
JPH1174884A (ja) | 通信装置 | |
JPS60106247A (ja) | 送受信回路の診断方式 | |
JPS6016984Y2 (ja) | インタフエイス回路 | |
JPS6095675A (ja) | デ−タ伝送方式 | |
JPS60147553A (ja) | 自己診断機能を有する制御装置 | |
JPS6260860B2 (ja) | ||
JPH10123214A (ja) | 論理回路のテスト方法及びテスト回路を含む論理回路装置 | |
JPH01184550A (ja) | 中間制御装置のテスト回路 | |
JPS5952329A (ja) | デ−タ端末装置 | |
JPS58137038A (ja) | シリアルインタフエ−スの診断方式 | |
JPS63293646A (ja) | 半導体集積回路 | |
JPS59157733A (ja) | 信号交絡方式 | |
JPH04127750A (ja) | 通信インターフェースのクロック制御方式 | |
JPS6278660A (ja) | デ−タ転送装置 | |
JPS58211231A (ja) | 情報処理システム | |
JPS6148060A (ja) | バス拡張方式 | |
JPS6278661A (ja) | デ−タ転送装置 |