JPH0497621A - A/d conversion circuit - Google Patents
A/d conversion circuitInfo
- Publication number
- JPH0497621A JPH0497621A JP21553590A JP21553590A JPH0497621A JP H0497621 A JPH0497621 A JP H0497621A JP 21553590 A JP21553590 A JP 21553590A JP 21553590 A JP21553590 A JP 21553590A JP H0497621 A JPH0497621 A JP H0497621A
- Authority
- JP
- Japan
- Prior art keywords
- output
- switch
- input
- whose
- switches
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 title claims abstract description 45
- 238000000034 method Methods 0.000 claims abstract description 5
- 230000010354 integration Effects 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 9
- 238000007796 conventional method Methods 0.000 description 4
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はA/D変換回路に関し、特にLSIにおける積
分型のA/D変換回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an A/D conversion circuit, and particularly to an integral type A/D conversion circuit in an LSI.
従来、かかる積分型A/D変換回路は、入力電圧および
リファレンス電圧を切換えて増幅する増幅器や、この増
幅器出力と基準電圧とを比較するコンパレータおよびこ
のコンパレータの出力により切換手段を駆動する制御回
路等を備えている。Conventionally, such an integrating type A/D conversion circuit includes an amplifier that switches and amplifies an input voltage and a reference voltage, a comparator that compares the output of this amplifier with a reference voltage, and a control circuit that drives a switching means using the output of this comparator. It is equipped with
第4図はかかる従来の一例を示す積分型A/D変換回路
図である。FIG. 4 is a diagram of an integral type A/D conversion circuit showing an example of such a conventional method.
第4図に示すように、従来の積分型A/D変換回路は、
入力電圧およびリファレンス電圧をそれぞれ供給する端
子に接続されたスイッチ5および6と、スイッチ5,6
の他端を共通接続した点に接続される抵抗3と、この抵
抗3の他端を(−)個入力に接続し且つGNDを(+)
個入力に接続した増幅器(AMP)1と、この増幅器1
の(=)個入力および出力間に接続された容量素子4と
、増幅器lの出力およびGNDとを比較するコンパレー
タ(COMF)2と、このCOMF2の出力に基すきス
イッチ5,6等を制御する制御回路7と、クロックの周
期に基づき制御回路7からのディジタル信号を計数する
カウンタ8とを有している。ここでは、クロック周期を
T、A/D変換出力をNピッ)(N:整数)としたとき
の動作を第5図を参照して説明する。As shown in Figure 4, the conventional integral type A/D conversion circuit is
Switches 5 and 6 connected to terminals supplying input voltage and reference voltage, respectively;
A resistor 3 is connected to the point where the other ends are commonly connected, and the other end of this resistor 3 is connected to (-) inputs, and GND is connected to (+).
An amplifier (AMP) 1 connected to each input, and this amplifier 1
A comparator (COMF) 2 that compares the capacitive element 4 connected between (=) inputs and outputs with the output of the amplifier l and GND, and controls the plow switches 5, 6, etc. based on the output of this COMF 2. It has a control circuit 7 and a counter 8 that counts digital signals from the control circuit 7 based on the period of the clock. Here, the operation when the clock period is T and the A/D conversion output is N pips (N: integer) will be explained with reference to FIG.
第5図は第4図における増幅器の出力特性図である。FIG. 5 is an output characteristic diagram of the amplifier in FIG. 4.
第5図に示すように、最初にスイッチ5をON、スイッ
チ6をOFFにした場合、カウンタ8が2Nカウントす
るまで入力に応じて積分(充電)スる。次に、スイッチ
5をOFF、スイッチ6をONにした場合、リファレン
ス電圧により積分(放電)を行う。増幅器1の出力がG
ND電位をよこぎる時をコンパレータ2により判断し、
カウンタ8を止める。すなわち、放電を開始してがらカ
ウンタ8が止まるまでにカウントしたn(n:整数)が
A/D変換回路の出力となる。As shown in FIG. 5, when the switch 5 is first turned on and the switch 6 is turned off, integration (charging) is performed according to the input until the counter 8 counts 2N. Next, when the switch 5 is turned off and the switch 6 is turned on, integration (discharge) is performed using the reference voltage. The output of amplifier 1 is G
Judging by comparator 2 when the voltage crosses the ND potential,
Stop counter 8. That is, n (n: integer) counted from the time when the discharge starts until the counter 8 stops becomes the output of the A/D conversion circuit.
上述した従来の積分型A/D変換回路は、Nビットの出
力を得るのに、2Nをカウントするまでに積分を行う必
要があるので、最大入力時には2X2”XT以上に変換
時間を要するという欠点がある。また、かかるA/D変
換回路は、変換時間が長くなるほど、大きな容量を必要
とし、特に大きな容量を作りにくいLSIにおいては、
LSIに内蔵出来ないので、外付けになるという欠点が
ある。更に、従来のA/D変換回路は、リファレンス電
圧に最大入力電圧と同じ電圧で且つ極性の違う電圧を必
要とするため、広い範囲が必要になるという欠点がある
。The above-mentioned conventional integral type A/D conversion circuit has the disadvantage that it takes more than 2X2''XT conversion time at maximum input because it is necessary to perform integration until counting 2N in order to obtain an N-bit output. In addition, the longer the conversion time, the larger the capacitance is required for such an A/D conversion circuit, especially in LSIs where it is difficult to create a large capacitance.
Since it cannot be built into an LSI, it has the disadvantage of being externally attached. Furthermore, the conventional A/D conversion circuit requires a reference voltage that is the same voltage as the maximum input voltage and has a different polarity, and therefore has the disadvantage of requiring a wide range.
本発明の目的は、かかる変換時間を短縮し、小容量化す
るとともに電圧範囲を小さくすることのできるA/D変
換回路を提供することにある。An object of the present invention is to provide an A/D conversion circuit that can shorten the conversion time, reduce the capacity, and reduce the voltage range.
本発明のA/D変換回路は、入力電圧と前記入力電圧の
最大電圧の1/2を有するリファレンス電圧の差分を得
るための第一の容量素子および比較器からなる差分回路
と、前記差分により出力のMSBと前記MSBより小さ
い(N−1)ビットを積分方式でA/D変換する抵抗素
子、増幅器および第二の容量素子からなる変換部と、前
記積分方式でA/D変換するための切換および制御を行
うための複数のスイッチおよび制御回路と、前記制御回
路からのデータをカウントするカウンタと、前記MSB
の値により前記カウンタの出力を反転させA/D変換出
力を得る論理回路とを有して構成される。The A/D conversion circuit of the present invention includes a difference circuit including a first capacitive element and a comparator for obtaining a difference between an input voltage and a reference voltage having 1/2 of the maximum voltage of the input voltage; a conversion unit comprising a resistive element, an amplifier, and a second capacitive element for A/D converting the MSB of the output and (N-1) bits smaller than the MSB using an integral method; a plurality of switches and control circuits for switching and controlling; a counter for counting data from the control circuit; and the MSB.
and a logic circuit that inverts the output of the counter according to the value of and obtains an A/D conversion output.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第1図は本発明の一実施例を説明するためのA/D変換
回路の原理的構成図である。FIG. 1 is a diagram showing the basic configuration of an A/D conversion circuit for explaining one embodiment of the present invention.
第1図に示すように、本実施例は入力電圧INおよび最
大入力電圧IN−MAXの172を有するリファレンス
電圧REFの差分を得るための第一の容量素子11およ
び比較器2からなる差分回路と、この差分(IN−RE
F)により出力OUTのMSBおよびこのMSBより小
さい(N−1)ビットを積分方式でA/D変換するため
の抵抗素子3.増幅器1および第二の容量素子4からな
る変換部と、前述した積分方式でA/D変換するための
切換を行う複数のスイッチ5,6および12〜19と、
これらのスイッチを制御する制御回路7と、制御回路7
からデータをカウントするカウンタ8と、前述したMS
Bの値によりカウンタ8の出力を反転させるA/D変換
出力OUTを得るための論理回路9とを有している。As shown in FIG. 1, this embodiment includes a differential circuit consisting of a first capacitive element 11 and a comparator 2 for obtaining a difference between an input voltage IN and a reference voltage REF having a maximum input voltage IN-MAX of 172. , this difference (IN-RE
3.F) for A/D converting the MSB of the output OUT and (N-1) bits smaller than this MSB in an integral manner; A conversion section consisting of an amplifier 1 and a second capacitive element 4, and a plurality of switches 5, 6 and 12 to 19 that perform switching for A/D conversion using the above-mentioned integration method,
A control circuit 7 that controls these switches;
a counter 8 that counts data from
It has a logic circuit 9 for obtaining an A/D conversion output OUT which inverts the output of the counter 8 according to the value of B.
これを詳細に説明すると、入力端子INに一端が接続さ
れた第一のスイッチ12と、リファレンス電圧端子RE
Fに一端が接続された第二および第三のスイッチ13お
よび6と、一端が第一のスイッチ12の他端に接続され
且つ他端が第二のスイッチ13の他端に接続された第一
の容量素子11と、第一のスイッチ12および第一の容
量素子11の接続点に一端が接続された第四および第5
のスイッチ14および16と、第二のスイッチ13およ
び第一の容量素子11の接続点に一端が接続された第六
および第七のスイッチ17および15と、第四および第
七のスイッチ14および15の他端が接地され且つ第五
および第六のスイッチ16および17の他端が接続され
たその接続点に一端が接続された第八のスイッチ5と、
入力側が前記第三および第八のスイッチの他端に接続さ
れたバッファアンプlOと、このバッファアンプ10の
出力に一端が接続された抵抗素子3および第九のスイッ
チ19と、この抵抗素子3の他端に(−)個入力が接続
され且つ(+)個入力を接地した増幅器(AMP)1と
、この増幅器1の(−)個入力および出力間に接続され
た第二の容量素子4と、一端が増幅器1の出力に接続さ
れ且つ他端が第九のスイッチ19の他端に接続された弟
子のスイッチ18と、(−)個入力が第九および弟子の
スイッチ19および18の接続点に接続され且つ(+)
個入力が接地されたコンパレータ(COMF)2と、出
力端子OUTに出力側が接続されたNビット出力の論理
回路9と、出力側が論理回路90入力側に接続された(
N−1)ビット並列出力のカウンタ(N:整数)8と、
コンパレータ2の出力とクロック端子Cからのクロック
入力およびカウンタ8からの信号に基づき前述した第−
乃至弟子のスイッチ2カウンタ8.論理回路9を制御す
る制御回路7とを有している。しかも、この制御回路7
は入力電圧とリファレンス電圧の差電圧を作り、その差
電圧によって出力のMSBを決定するとともに、積分法
により残りの(N−1)ビットのA/D変換を行うよう
に制御する。To explain this in detail, the first switch 12 whose one end is connected to the input terminal IN, and the reference voltage terminal RE
second and third switches 13 and 6, one end of which is connected to the second switch 13; a fourth and a fifth capacitive element 11 whose one ends are connected to the connection point of the first switch 12 and the first capacitive element 11;
switches 14 and 16, sixth and seventh switches 17 and 15 whose ends are connected to the connection point of the second switch 13 and the first capacitive element 11, and fourth and seventh switches 14 and 15. an eighth switch 5 whose other end is grounded and whose one end is connected to the connection point to which the other ends of the fifth and sixth switches 16 and 17 are connected;
a buffer amplifier lO whose input side is connected to the other ends of the third and eighth switches; a resistor element 3 and a ninth switch 19 whose one end is connected to the output of this buffer amplifier 10; An amplifier (AMP) 1 having (-) inputs connected to the other end and having (+) inputs grounded, and a second capacitive element 4 connected between the (-) inputs and the output of this amplifier 1. , one end is connected to the output of the amplifier 1 and the other end is connected to the other end of the ninth switch 19, and the (-) input is the connection point of the ninth and disciple switches 19 and 18. connected to and (+)
A comparator (COMF) 2 whose inputs are grounded, a logic circuit 9 with an N-bit output whose output side is connected to the output terminal OUT, and an output side connected to the input side of the logic circuit 90 (
N-1) bit parallel output counter (N: integer) 8;
Based on the output of the comparator 2, the clock input from the clock terminal C, and the signal from the counter 8,
~ Disciple's Switch 2 Counter 8. The control circuit 7 controls the logic circuit 9. Moreover, this control circuit 7
creates a voltage difference between the input voltage and the reference voltage, determines the MSB of the output based on the difference voltage, and controls the remaining (N-1) bits to be A/D converted by the integral method.
第2図は第1図における増幅器の出力特性図である。FIG. 2 is an output characteristic diagram of the amplifier in FIG. 1.
第2図に示すように、クロック周期をT、A/D変換回
路の出力をNピッI−(N;整数)、カウンタ8をアッ
プカウンタとした時の動作は、最初にスイッチ12.1
3をON、第一の容量素子11に入力電圧とリファレン
ス電圧(入力最大電圧の1/2)の差を供給する。次に
、スイッチ12.13をOFF、スイッチ5,15,1
6゜19をONにして、コンパレータ2により出力のM
SBを決定する。その値によりスイッチ14〜17を制
御し、バッファアンプの出力が負になるようにして(ス
イッチ5はON、スイッチ6は0FF)スイッチ18を
ONにし、カウンタ8が2 N−1カウントするまで積
分(充電)を行う。次に、スイッチ5をOFF、スイッ
チ6をONにして積分(放電)を行い、増幅器1の出力
が接地電位をよこぎる時をコンパレータ2により判断し
、カウンタ8を止めるように制御回路7で制御する。As shown in FIG. 2, the operation when the clock period is T, the output of the A/D conversion circuit is N pins I- (N; integer), and the counter 8 is an up counter, the switch 12.
3 is turned on, and the difference between the input voltage and the reference voltage (1/2 of the maximum input voltage) is supplied to the first capacitive element 11. Next, turn off switches 12 and 13, and switch 5, 15, 1
6゜19 is turned ON, the output M is set by comparator 2.
Determine SB. Switches 14 to 17 are controlled by the value, so that the output of the buffer amplifier becomes negative (switch 5 is ON, switch 6 is OFF), switch 18 is turned ON, and integration is performed until counter 8 counts 2N-1. (charging). Next, switch 5 is turned OFF and switch 6 is turned ON to perform integration (discharge), and the comparator 2 determines when the output of the amplifier 1 crosses the ground potential, and the control circuit 7 controls the counter 8 to stop. do.
しかる後、論理回路9によりA/D変換の出力とし、て
MSBが“1″の時はカウンタ8の出力をそのまま出力
し、MSBが“0”の時はカウンタ8の出力の反転した
ものを出力する。After that, the logic circuit 9 outputs the A/D conversion, and when the MSB is "1", the output of the counter 8 is output as is, and when the MSB is "0", the inverted version of the output of the counter 8 is output. Output.
これによれば、従来の積分型A/D変換回路が最高入力
時2NxT×2の変換時間が必要であったのに比べ、本
実施例の回路では、最高入力時2 N−I X T×2
の変換時間になり、2倍の変換速度(半分の変換時間)
となる。According to this, compared to the conventional integral type A/D conversion circuit that requires a conversion time of 2NxTx2 at the maximum input, the circuit of this embodiment requires a conversion time of 2N-IXTx at the maximum input. 2
conversion time, twice the conversion speed (half the conversion time)
becomes.
第3図は第1図に示すA/D変換回路の具体的構成図で
ある。FIG. 3 is a specific configuration diagram of the A/D conversion circuit shown in FIG. 1.
第3図に示すように、かかる具体例は各スイッチをMO
S−FETからなるトランスファゲートにより実現し、
バッファアンプ10に増1[器10Aを用い、制御回路
7からの制御線にインバータ11〜■6を用い、また論
理回路9にEX−NORゲー)9A〜9Nを用いて構成
したものである。As shown in FIG.
Realized by a transfer gate consisting of S-FET,
It is constructed by using an amplifier 10A for the buffer amplifier 10, using inverters 11 to 6 for the control line from the control circuit 7, and using EX-NOR gates 9A to 9N for the logic circuit 9.
この具体例では、第1図におけるスイッチ5゜6.12
〜19と、バッファアンプ10と、論理回路9とをトラ
ンスファーゲート、インバータや増幅器およびEX−N
ORゲート等により構成することにより、0MO8−L
SIにおいても変換時間を短かく出来、第二の容量素子
4を小さく出来るという利点がある。In this specific example, the switch 5°6.12 in FIG.
~19, the buffer amplifier 10, and the logic circuit 9 are connected to transfer gates, inverters, amplifiers, and EX-Ns.
By configuring with OR gate etc., 0MO8-L
SI also has the advantage that the conversion time can be shortened and the second capacitive element 4 can be made small.
以上説明したように、本発明のA/D変換回路は、増幅
器、コンパレータ、抵抗、容量スイッチ、制御回路、カ
ウンタ、バッファアンプ、論理回路から成り、入力電圧
とリファレンス電圧(入力最大電圧の1/2)の差電圧
によりMSBを判定し、残りの(N−1)ビットを積分
によりA/D変換するように制御することにより、変換
時間を従来の半分にできるという効果がある。また、変
換時間が短かくなることにより、積分用の容量を小さく
出来るという効果も有する。更に、リファレンス電圧は
従来と違って入力電圧と同極であるため、従来よりも電
源電圧の範囲を小さく出来るという効果がある。As explained above, the A/D conversion circuit of the present invention consists of an amplifier, a comparator, a resistor, a capacitive switch, a control circuit, a counter, a buffer amplifier, and a logic circuit, and includes an input voltage and a reference voltage (1/1/2 of the maximum input voltage). By determining the MSB based on the differential voltage in 2) and controlling the remaining (N-1) bits to be A/D converted by integration, there is an effect that the conversion time can be halved compared to the conventional method. Furthermore, since the conversion time is shortened, there is also the effect that the integration capacitance can be reduced. Furthermore, unlike the conventional technique, the reference voltage has the same polarity as the input voltage, so there is an effect that the range of the power supply voltage can be made smaller than in the conventional technique.
第1図は本発明の一実施例を説明するためのA/D変換
回路の原理的構成図、第2図は第1図における増幅器の
出力特性図、第3図は第1図に示すA/D変換回路の具
体的構成図、第4図は従来の一例を示す積分型A/D変
換回路図、第5図は第4図における増幅器の出力特性図
である。
1・・・・・・増411器(AMP)、2・・・・・・
コンパレータ(COMP)、3・・・・・・抵抗素子、
4,11・・・・・・容量素子、5,6.12〜19・
・・・・・スイッチ、7・・・・・・制御回路、8・・
・・・・カウンタ、9・・・・・・論理回路、10・・
・・・・バッファアンプ、■1〜工6・・・・・・イン
バータ。
代理人 弁理士 内 原 晋
tカ
窄
図
解
閉FIG. 1 is a basic configuration diagram of an A/D conversion circuit for explaining an embodiment of the present invention, FIG. 2 is an output characteristic diagram of the amplifier in FIG. 1, and FIG. FIG. 4 is a diagram of an integral type A/D conversion circuit showing a conventional example, and FIG. 5 is an output characteristic diagram of the amplifier in FIG. 4. 1...411 amplifiers (AMP), 2...
Comparator (COMP), 3... Resistance element,
4, 11...Capacitive element, 5, 6.12-19.
...Switch, 7...Control circuit, 8...
...Counter, 9...Logic circuit, 10...
... Buffer amplifier, ■ 1 ~ Engineering 6 ... Inverter. Agent Patent Attorney Susumu Uchihara
Claims (1)
るリファレンス電圧の差分を得るための第一の容量素子
および比較器からなる差分回路と、前記差分により出力
のMSBと前記MSBより小さい(N−1)ビットを積
分方式でA/D変換する抵抗素子、増幅器および第二の
容量素子からなる変換部と、前記積分方式でA/D変換
するための切換および制御を行うための複数のスイッチ
および制御回路と、前記制御回路からのデータをカウン
トするカウンタと、前記MSBの値により前記カウンタ
の出力を反転させA/D変換出力を得る論理回路とを有
することを特徴とするA/D変換回路。 2、入力端子に一端が接続された第一のスイッチと、リ
ファレンス端子に一端が接続された第二および第三のス
イッチと、一端が前記第一のスイッチの他端に接続され
且つ他端が前記第二のスイッチの他端に接続された第一
の容量素子と、前記第一のスイッチおよび第一の容量素
子の接続点に一端が接続された第四および第五のスイッ
チと、前記第二のスイッチおよび前記第一の容量素子の
接続点に一端が接続された第六および第七のスイッチと
、前記第四および第七のスイッチの他端が接地され且つ
前記第五および第六のスイッチの他端が接続されたその
接続点に一端が接続された第八のスイッチと、入力側が
前記第三および第八のスイッチの他端に接続されたバッ
ファアンプと、前記バッファアンプの出力に一端が接続
された抵抗素子および第九のスイッチと、前記抵抗素子
の他端に(−)入力が接続され且つ(+)入力を接地し
た増幅器と、前記増幅器の(−)入力および出力間に接
続された第二の容量素子と、一端が前記増幅器の出力に
接続され且つ他端が前記第九のスイッチの他端に接続さ
れた第十のスイッチと、(−)入力が前記第九および第
十のスイッチの接続点に接続され且つ(+)入力が接地
されたコンパレータと、出力端子に出力側が接続された
論理回路と、出力側が前記論理回路の入力側に接続され
た(N−1)ビット並列出力のカウンタ(N;整数)と
、前記コンパレータの出力とクロック端子からのクロッ
ク入力およびカウンタからの信号に基づき前記第一乃至
第十のスイッチと前記カウンタおよび前記論理回路を制
御し且つ前記入力電圧および前記リファレンス電圧の差
電圧により出力のMSBを決定するとともに積分法によ
り残りの(N−1)ビットのA/D変換を行うように制
御する制御回路とを有することを特徴とするA/D変換
回路。[Claims] 1. A differential circuit comprising a first capacitive element and a comparator for obtaining a difference between an input voltage and a reference voltage having 1/2 of the maximum voltage of the input voltage; a conversion unit comprising a resistive element, an amplifier, and a second capacitive element for A/D converting the MSB and (N-1) bits smaller than the MSB in an integral manner; a switching unit for A/D converting in the integral manner; It has a plurality of switches and a control circuit for performing control, a counter that counts data from the control circuit, and a logic circuit that inverts the output of the counter based on the value of the MSB and obtains an A/D conversion output. An A/D conversion circuit characterized by: 2. A first switch whose one end is connected to the input terminal, second and third switches whose one end is connected to the reference terminal, and whose one end is connected to the other end of the first switch and whose other end is connected to the reference terminal. a first capacitive element connected to the other end of the second switch; fourth and fifth switches each having one end connected to a connection point between the first switch and the first capacitive element; sixth and seventh switches, one end of which is connected to the connection point of the second switch and the first capacitive element, and the other ends of the fourth and seventh switches are grounded, and the fifth and sixth an eighth switch whose one end is connected to the connection point to which the other end of the switch is connected; a buffer amplifier whose input side is connected to the other ends of the third and eighth switches; and an output of the buffer amplifier. between a resistive element and a ninth switch connected to one end, an amplifier having a (-) input connected to the other end of the resistive element and a (+) input grounded, and the (-) input and output of the amplifier; a tenth switch having one end connected to the output of the amplifier and the other end connected to the other end of the ninth switch; a (-) input connected to the ninth switch; a comparator connected to the connection point of the tenth switch and whose (+) input is grounded; a logic circuit whose output side is connected to the output terminal; and a logic circuit whose output side is connected to the input side of the logic circuit (N-1 ) a bit parallel output counter (N; integer); controlling the first to tenth switches, the counter, and the logic circuit based on the output of the comparator, the clock input from the clock terminal, and the signal from the counter; A control circuit that determines the MSB of the output based on the voltage difference between the input voltage and the reference voltage, and controls the remaining (N-1) bits to be A/D converted using an integral method. A/D conversion circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21553590A JPH0497621A (en) | 1990-08-15 | 1990-08-15 | A/d conversion circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21553590A JPH0497621A (en) | 1990-08-15 | 1990-08-15 | A/d conversion circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0497621A true JPH0497621A (en) | 1992-03-30 |
Family
ID=16674039
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21553590A Pending JPH0497621A (en) | 1990-08-15 | 1990-08-15 | A/d conversion circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0497621A (en) |
-
1990
- 1990-08-15 JP JP21553590A patent/JPH0497621A/en active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3338050B2 (en) | Analog / digital converter | |
JPH0322103B2 (en) | ||
JPH0456519A (en) | A/d converter | |
EP0092808B1 (en) | Parallel analog-to-digital converter circuit | |
JPH0497621A (en) | A/d conversion circuit | |
US5815104A (en) | Method and apparatus for digital to analog conversion | |
JP4074023B2 (en) | Semiconductor integrated circuit | |
US6950490B1 (en) | Fault state detection mechanism for a ring-counter-based frequency divider-by-N that generates non-overlapping N-phases of divide-by-N clocks with 1/N duty ratio | |
JPH07202699A (en) | Converting circuit to digital from analogue | |
JPH0227401A (en) | Offsetting control circuit | |
JPH1155087A (en) | Comparator and a/d converting circuit | |
JP2004260263A (en) | Ad converter | |
JP3235709B2 (en) | Circuit isolation method | |
JPS62196919A (en) | Comparator | |
JPS6011492B2 (en) | Analog to digital converter | |
JPH0410812A (en) | Digital/analog conversion circuit | |
JPH0795690B2 (en) | A / D converter | |
US20200186158A1 (en) | Method and Circuit for Compensating for the Offset Voltage of Electronic Circuits | |
JPH0149055B2 (en) | ||
JP3549910B2 (en) | D / A converter | |
JPH06120829A (en) | Sequential comparison type a/d converter | |
JPH06268521A (en) | A/d converter | |
JPH03226015A (en) | A/d conversion circuit | |
JPS6327114A (en) | Switch control circuit | |
JPH03117032A (en) | Digital/analog converter |