JPH0495784A

JPH0495784A - Ｉｃ試験装置のタイミング校正方法

Info

Publication number: JPH0495784A
Application number: JP2210092A
Authority: JP
Inventors: Noriaki Shimazaki; 宜昭島崎
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1990-08-08
Filing date: 1990-08-08
Publication date: 1992-03-27
Anticipated expiration: 2014-05-31
Also published as: JP2895930B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「産業上の利用分野」この発明は複数のテスト信号をそれぞれ各別のドライバ
を通じ、更に入出力端子を通じて被試験ＩＣ素子へ供給
し、その被試験ＩＣ素子の出力を上記入出力端子を通し
て各別のコンパレータに取込んで試験を行うＩＣ試験装
置において、基準校正信号を各別の可変遅延回路を通じ
て上記各コンパレータへ供給し、その可変遅延回路を調
整して、これらコンパレータ入力端における基準校正信
号のタイミングを揃え、自動校正時に、基準校正信号を
用いて、各コンパレータに対するストロープのタイミン
グを調整して各コンパレータのタイミングを校正し、次
にドライバの出力を、そのドライバに接続されたコンパ
レータへ供給し、上記校正されたコンパレータを用いて
そのドライバの出力タイミングを校正するタイミング校
正方法に関する。

「従来の技術」第４図を用いて従来のＩＣ試験装置のタイミング校正方
法を説明する。試験装置本体側１１から可変遅延回路Ａ
、、Ａ、、・・・を通じてピンエレクトロニクスカード
１２上のドライバ１３１．１３ｚ・・・ヘテスト信号が
供給され、ドライバＩＬ、１３□・・・よりの出力テス
ト信号はそれぞれスイッチ１４．。

１４、・・・を通じ、更に入出力端子１５．．１５□・
・・を通じて被試験ＩＣ素子１６へ供給され、被試験Ｉ
Ｃ素子１６の出力は入出力端子１５３．１５ｚ・・・を
通じ、更にスイッチ１４０．１４！・・・を通じてコン
パレータ１７１．１７ｇ・・・の各一方の入力側へ供給
されて試験を行う、ピンエレクトロニクスカード１２の
端子１８から比較基準電圧ｖ■ｖが各コンパレータ１７
＋、１７ｇ・・・の他方の入力側へ供給されている。各
コンパレータ１７．，１７ｇ・・・のその出力の取出し
タイミングはそれぞれ可変遅延回路Ｂ、、Ｂｔ・・・を
通じて与えられるストロープにより決定される。

このようなＩＣ試験装置において、各テスト信号の通路
、つまりドライバ１３．．１３□・・・の各通路におけ
る信号遅延量を揃えるタイミング校正、またコンパレー
タ１７１，１７□・・・に対するストロープ信号通路に
おける遅延時間を同一とするタイミング校正を次のよう
にして行っていた。まずスイッチ１４１．１４□・・・
をオフとした状態でピンエレクトロニクスカード１２の
端子１９に基準校正信号を入力して、この基準校正信号
を可変遅延回路Ｃ，，Ｃ，・・・を通じてコンパレータ
１７＋、１７ｇ・・・へそれぞれ供給し、可変遅延回路
Ｃ，，Ｃ２・・・の遅延量を調整して、端子１９から各
コンパレータ１７、．１７□・・・の入力点までの遅延
時間が等しくなるように予め調整しておく、この調整は
ボード調整と呼ばれ、最初に行い、その後は、必要に応
じて以下の自動校正のみを繰返し行う。

自動校正においては端子１９より基準校正信号をコンパ
レータ１７１．１７ｔ・・・へそれぞれ供給し、コンパ
レータ１７．．１７．・・・の他方の入力側には基準電
圧Ｖ　ｌ！Ｆを与えておき、可変遅延回路Ｂｌ。

Ｂ、・・・の遅延量をそれぞれ調整し、コンパレータ１
７、；１７□・・・から基準校正信号が同時に得られる
ようにする。この時、コンパレータ１７．．１７□・・
・の各入力の基準校正信号は同一タイミングであるから
、各コンパレータ１７＋、１７ｚ・・・に対する各スト
ロープのタイミングが一致したことになる。

このようにしてコンパレータＩＬ、１７ｇ・・・に対す
るタイミング調整（スキュ調整）を行った後に、ドライ
バーＩＬ、１３ｇ・・・の各出力を、そのドライバにそ
れぞれ接続されたコンパレータ１７．。

１７□・・・へ供給し、これらコンパレータ１７＋、１
７、・・・の出力を同一タイミングのストロープで見て
、コンパレータ１７１．１７！・・・の出力のタイミン
グが一致するように、可変遅延回路Ａ　＋　、　Ａ　ｚ
・・・の各遅延量を調整する。この時、各ドライバ１３
１１３２・・・の通路における信号遅延量は同一となり
、ドライバに対するスキエ調整が行われたことになる。

「発明が解決しようとする課題」ボード調整によりコンパレータ１７．．１７！・・・の
入力側における基準校正信号のタイミングが揃えられて
いるが、実際には可変遅延回路Ｃ，，Ｃ。

・・・の分解能以下の調整はできないことにより、完全
にはタイミングが一致しない、またボード調整時と、自
動校正時とで温度が異なると、可変遅延回路Ｃ，，Ｃ，
・・・の各取付は場所での温度差のため、必ずしも同一
の温度変化とならず、可変遅延回路Ｃ１，Ｃｚ・・・が
異なる温度の影響を受けて、コンパレータ１７＝、１７
ｇ・・・の入力側で基準校正信号のタイミングにずれが
生じる。更にボード調整時き、自動校正時とで端子１８
の基準電圧ｖ　＊ｔｒが変動すると、コンパレータ１７
３．１７！・・・の入力側ての各基準校正信号の立上り
波形に差がある場合は、タイミングずれが生じる。

これらにより自動校正時にコンパレータ１７１゜１７、
・・・の入力側における基準校正信号に位相差が生じ、
この位相差は自動校正実行のドライバ信号、コンパレー
タ信号のスキュとなり、それだけ試験精度が劣化する。

また実際にはピンエレクトロニクスカードは１枚ではな
く、複数枚であり、基準校正信号が各ピンエレクトロニ
クスカードの端子１９に入力される点で既に位相差が生
じていることがあり、この場合も正確に自動校正を行う
ことができない。

「課題を解決するための手段」この発明によれば自動校正時に、まず各コンパレータの
入力側における基準校正信号の位相差を検出し、その検
出位相差に応じて、各コンパレータに与える比較基準電
圧のレベルを調整して、各コンパレータの反転タイミン
グを一致させ、その後、その調整した比較基準電圧を用
いて自動校正を行う。

「実施例Ｊ第１図にこの発明の実施例を示し、第４図と対応する部
分に同一符号を付けである。この発明ではコンパレータ
１．７１．１７ｇ・・・には端子１８１，１８８・・・
よりそれぞれ各別に比較基準電圧Ｖｌｌ！Ｆ＋。

■□。・・・を印加するように構成されている。この発
明においては自動校正に先立ち、まずコンパレータ１７
１．１７ｇ・・・の各入力側における基準校正信号の位
相差を検出する。この位相差の検出は例えば端子１９に
基準校正信号を印加し、その時、各入出力端子１５Ｉ、
１５ｇ・・・に出力される基準校正信号の位相差を例え
ばオッシロスコープで測定することにより行われる。あ
るいは端子１８１．１８１・・・に同一の比較基準電圧
を印加して、可変遅延回路Ｂ、、Ｂ、・・・を調整して
、コンパレータ１７゜１７！・・・の出力が同一のタイ
ミングで得られるようにし、つまりコンパレータ１７．
．１７ｔ・・・ノ校正を行い、その後、外部から入出力
端子１５．．１５Ｎ・・・をそれぞれ通して基準信号を
印加し、その時の各コンパレータ１７１．１７ｇ・・・
の各出力の変化タイミングの差から、コンパレータ１７
．、ｉ７□・・・の各入力側における基準校正信号の位
相差を求める。またはコンパレータ１７１の出力を端子
１９に帰還して発振ループを作り、その発振周波数を測
定、し、他のコンパレータ１７！・・・についてもそれ
ぞれ同様の発振ループを作り、その各発振周波数を測定
し、これら発振周波数の差から、コンパレータ１７１，
１７ｇ・・・の入力側における基準校正信号の位相差を
検出する。これら位相差検出はいずれも、システム側（
試験装置本体側）で行うことができるようにされる。

このようにして得られた基準校正信号の検出位相差に応
じて、コンパレータＩＬ、１７ｚ・・・に与える比較基
準電圧ＶＩＥＦＩ、　　Ｖ□２．・・・を調整する。

例えばコンパレータ１７．の入力側における基準校正信
号のタイミングが第２図Ａに示すようにｔ。

であり、コンパレータ１７．の入力側における基準校正
信号のタイミングが第２図Ｂに示すようにｔ８であった
場合、これら入力側における基準校正信号の位相差ｔ１
〜ｔ２が検出され、コンパレータ１７．の入力側の基準
校正信号のタイミング１、を基準とし、これにコンパレ
ータ１７□の入力側の基準校正信号のタイミングが一致
するよう仲、つまり、コンパレータ１７６，１７ｚが同
一タイミングで出力反転するように、ｔ！が１．より遅
れている場合はコンパレータ１７ｇの比較基準電圧ｖ　
宵ｔｖｚを第２図Ｂの点線のように下げる。この比較基
準電圧ｖ　＊ｔｒｔの値は位相差（１＋〜１ｇ）と基準
校正信号のエツジの傾きとがら求まる。このようにして
第３図に示すようにコンパレータ１７１の比較基準電圧
Ｖ□ＦＩ（＝　ｖｍｔｙ）と、コンパレータ１７．の比
較基準電圧ＶＩＥＦｔとがそれぞれ端子１８．．１Ｂ□
に与えられ、第３図に示すようにコンパレータＩＬ、１
７ｇは同一タイミングで出力が反転するようになる。

ＩＣｖ：＠装置では比較基準電圧Ｖ　ＩＩ！Ｆはもとも
と各種の値に設定して試験をすべく、可変できるように
なっているから、特にハードウェア構成を変更すること
なく、各別の比較基準電圧Ｖ□、。

Ｖ　ｌ１ｔＦ！・・・を作り、これらを端子１Ｂ、、１
Ｂ、・・・に印加することができる。

このようにしてコンパレータ１７＋、１７ｇ・・・の各
入力側における基準構成信号のタイミングのずれを、比
較基準電圧ＶｌｌｔＦＩＩ　ＶＩＥＦ！・・・を調整し
て補償し、その後これらの比較基準電圧を用いて前述し
た自動校正を従来と同様に行う。必要に応じて、これら
比較基準電圧ｖｌ！ＦＩ＋　”１ＥＦＮ・・・を補正テ
ーブルに記憶しておき、試験中は、試験条件に応じて各
比較基準電圧を設定し、校正時にこの補正テーブルを読
み出して各比較基準電圧を設定して行うようにしてもよ
い。

なお、ドライバ１３Ｉのスキュ校正時にコンパレータ１
７．を用いているが、コンパレータ１７１の立上り遅れ
時間と、立下り遅れ時間とに差がある場合は、ドライバ
１３．の出力の立上りタイミングと、立下りタイミング
とにずれが生しる。従ってこのずれを、補正するように
コンパレータ１７１の比較基準電圧Ｖ□Ｆ１を、ドライ
バ１３．の出力立上り時と、出力立下り時とで変更する
ようにしてもよい、上述では１系列（１つの入出力端子
）に１つのコンパレータを設けたが、通常は高レベルの
比較基準電圧が与えられるコンパレータと低レベルの比
較基準電圧が与えられるコンパレータとの二つが１系列
（１つの入出力端子）に設けられる。この場合、その両
コンパレータが１つのＩＣ内に組込まれたものを用いる
と相互干渉で両コンパレータの立上り（又は立下り）！
！れ時間Ｔ、に差が生じることがある。この差も、これ
ら両コンパレータへ与える各比較基準電圧を調整して補
正することもできる。

「発明の効果」以上述べたようにこの発明によれば自動校正に先立ち、
各コンパレータの入力側における基準校正信号の位相差
を検出し、これに応じてそのコンパレータに与える比較
基準電圧のレベルを調整し、コンパレータの出力が同一
タイミングになるようにした後に、自動校正するため、
自動校正を従来より精度よく行うことができる。特に自
動校正を行うごとに、前記比較基準電圧の調整を行う時
は温度変動、を源電圧の変動の影響も受けることなく、
常に高い精度で校正を行うことができ、高い精度で試験
を行うことができる。

【図面の簡単な説明】

第１図はこの発明の実施例に用いられるＩＣ試験装置の
一部を示すブロック図、第２図はコンパレータの入力側
における基準校正信号のタイミングずれの側と、補正比
較基準電圧とを示す図、第３図は第２図に対し、比較基
準電圧を調整し、コンパレータ出力のタイミングを合せ
た状態を示す図、第４図は従来のタイミング校正法を説
明するためのＩＣ試験装置の一部を示すブロック図であ
る。、？　２　図オ　３　図特許出願人　　株式会社アトパンテスト代理人　弁理士
　　草　野　　　卓

Claims

【特許請求の範囲】

（１）複数のテスト信号をそれぞれ各別のドライバを通
じ、かつ入出力端子を通じて被試験ＩＣ素子へ供給し、
その被試験ＩＣ素子の出力を上記入出力端子を通じて各
別のコンパレータに取込んで試験を行うＩＣ試験装置に
おいて、基準校正信号をそれぞれ各別の可変遅延回路を通じて上
記各コンパレータへ供給し、上記可変遅延回路を調整し
て、上記コンパレータの入力側における上記基準校正信
号のタイミングを揃え、自動校正時に、上記基準校正信
号を用いて、上記各コンパレータに対するストロープの
タイミングを調整して上記各コンパレータのタイミング
を校正し、上記ドライバの出力をそのドライバに接続された上記コ
ンパレータへ供給し、その校正されたコンパレータを用
いてそのドライバの出力タイミングを校正するＩＣ試験
装置のタイミング校正方法において、上記各コンパレータの入力側における上記基準校正信号
の位相差を検出し、その検出位相差に応じて、上記コンパレータに与える比
較基準電圧のレベルを調整して上記各コンパレータの反
転タイミングを一致させ、その後、その調整した比較基準電圧を用いて上記自動校
正を行うことを特徴とするＩＣ試験装置のタイミング校
正方法。