JPH0488456A - チャネル制御装置 - Google Patents
チャネル制御装置Info
- Publication number
- JPH0488456A JPH0488456A JP19718590A JP19718590A JPH0488456A JP H0488456 A JPH0488456 A JP H0488456A JP 19718590 A JP19718590 A JP 19718590A JP 19718590 A JP19718590 A JP 19718590A JP H0488456 A JPH0488456 A JP H0488456A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- control circuit
- channel
- time
- timer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012544 monitoring process Methods 0.000 claims abstract description 10
- 238000012545 processing Methods 0.000 claims description 21
- 238000012546 transfer Methods 0.000 claims description 12
- 230000010365 information processing Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000011017 operating method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はチャネル制御装置に関する。
従来、チャネルを時分割にて制御するチャネル制御装置
においては、演算処理装置がらの入出力命令の受信、実
行チャネルの選択、チャネルへの動作の開始指示、チャ
ネルからの動作終了報告の受信、演算処理装置への入出
力割り込みの発生、チャネルプログラム語の読み出しと
解読、チャネルへの動作指示等の処理を時分割にて実行
し、同時に複数のチャネルの動作を管理している。
においては、演算処理装置がらの入出力命令の受信、実
行チャネルの選択、チャネルへの動作の開始指示、チャ
ネルからの動作終了報告の受信、演算処理装置への入出
力割り込みの発生、チャネルプログラム語の読み出しと
解読、チャネルへの動作指示等の処理を時分割にて実行
し、同時に複数のチャネルの動作を管理している。
また、このような時分割処理においては、チャネル等か
らの動作要求には各々優先順位をもたせ、この優先順位
に従い処理を進めるのが一般的であり、このため、各々
の動作要求は優先順位の高いものほど早く処理が開始さ
れ、低いものは選択されるまで待ち合わせが発生するこ
とになる。
らの動作要求には各々優先順位をもたせ、この優先順位
に従い処理を進めるのが一般的であり、このため、各々
の動作要求は優先順位の高いものほど早く処理が開始さ
れ、低いものは選択されるまで待ち合わせが発生するこ
とになる。
このようなチャネル制御装置においては、チャネル制御
装置がすでに多数のチャネル装置に対する処理を実行し
ており過負荷状態にあっても、その処理は離散的に実行
されるため、処理に空き時間が発生することがある。
装置がすでに多数のチャネル装置に対する処理を実行し
ており過負荷状態にあっても、その処理は離散的に実行
されるため、処理に空き時間が発生することがある。
このため、新たな演算処理装置からの入出力命令が発生
した場合、過負荷状態のため新たな起動の受付が困難な
場合でも、チャネル制御装置の処理に少しでも空き時間
が発生すればこれを受は付け、さらに、負荷を増加させ
てしまう。
した場合、過負荷状態のため新たな起動の受付が困難な
場合でも、チャネル制御装置の処理に少しでも空き時間
が発生すればこれを受は付け、さらに、負荷を増加させ
てしまう。
これにより、チャネル制御装置の即時処理が困難となり
、処理の待ち合わせ時間が増加し、コマンドオーバーラ
ン、データオーバーラン等の障害が発生する。ここで、
コマンドオーバーランとは、磁気ディスク等、機械的な
機構を有する入出力装置において、入出力装置の動作に
対してチャネル装置からのコマンドの供給が遅れると入
出力装置の動作の実行が出来なくなることをいう。
、処理の待ち合わせ時間が増加し、コマンドオーバーラ
ン、データオーバーラン等の障害が発生する。ここで、
コマンドオーバーランとは、磁気ディスク等、機械的な
機構を有する入出力装置において、入出力装置の動作に
対してチャネル装置からのコマンドの供給が遅れると入
出力装置の動作の実行が出来なくなることをいう。
又、データオーバーランとは、同様にデータの供給が遅
れて動作出来なくなることをいう。
れて動作出来なくなることをいう。
一般に、コマンドオーバーラン、データオーバーランが
発生した場合は、コマンド/データの再転送または処理
のやり直しが必要となり、システムの性能を著しく低下
させる。
発生した場合は、コマンド/データの再転送または処理
のやり直しが必要となり、システムの性能を著しく低下
させる。
本発明のチャネル制御装置は、複数のチャネル装置を時
分割にて制御するマイクロプログラム制御回路と、この
マイクロプログラム制御回路がアイドル状態になった際
実行保留中の処理を検索して優先順位に従い前記マイク
ロプログラム制御回路に動作の開始を指示するイベント
制御回路と、あらかじめ指定された周期にて前記イベン
ト制御回路に最下位の優先順位にて第一の動作要求信号
を発生するタイマ回路と、前記タイマ回路にて発生した
前記第1の動作要求信号を監視しあらかじめ定められた
時間以上要求がうけつけられない場合前記イベント制御
回路に第二の動作要求を発生する時間監視回路とを有し
ている。
分割にて制御するマイクロプログラム制御回路と、この
マイクロプログラム制御回路がアイドル状態になった際
実行保留中の処理を検索して優先順位に従い前記マイク
ロプログラム制御回路に動作の開始を指示するイベント
制御回路と、あらかじめ指定された周期にて前記イベン
ト制御回路に最下位の優先順位にて第一の動作要求信号
を発生するタイマ回路と、前記タイマ回路にて発生した
前記第1の動作要求信号を監視しあらかじめ定められた
時間以上要求がうけつけられない場合前記イベント制御
回路に第二の動作要求を発生する時間監視回路とを有し
ている。
又、本発明のチャネル制御装置は、前記マイクロプログ
ラム制御装置に制御されてチャネル装置と情報処理装置
の主記憶装置との間のデータ転送をおこなうデータ転送
回路を含んで構成されていてもよい。
ラム制御装置に制御されてチャネル装置と情報処理装置
の主記憶装置との間のデータ転送をおこなうデータ転送
回路を含んで構成されていてもよい。
次に本発明について図面を参照して説明する。
第1図は本発明の一実施例を示すブロック図である。
第1図において、入出力装置500は磁気ディスク、磁
気テープ、タイプライタ等の入出力デバイスである。演
算処理装置100は主記憶装置200に格納されたプロ
グラムに従い動作し、主記憶装置200へのチャネル装
置400の動作手順を指定するチャネルプログラムの格
納、チャネル制御装置300を介してのチャネル装置4
00への動作の開始の指示、チャネル制御装置300を
介してのチャネル装置400からの入出力動作の完了報
告の受信をおこなう。
気テープ、タイプライタ等の入出力デバイスである。演
算処理装置100は主記憶装置200に格納されたプロ
グラムに従い動作し、主記憶装置200へのチャネル装
置400の動作手順を指定するチャネルプログラムの格
納、チャネル制御装置300を介してのチャネル装置4
00への動作の開始の指示、チャネル制御装置300を
介してのチャネル装置400からの入出力動作の完了報
告の受信をおこなう。
チャネル制御装置300は、本発明の一実施例であり、
データ転送回路330、マイクロプログラム制御回路3
20、イベント制御回路310、タイマ回路340、時
間監視回路350より構成され、演算処理装置100の
指示により、主記憶装W2O0に格納されたチャネルプ
ログラムに従いチャネル装置を管理する。
データ転送回路330、マイクロプログラム制御回路3
20、イベント制御回路310、タイマ回路340、時
間監視回路350より構成され、演算処理装置100の
指示により、主記憶装W2O0に格納されたチャネルプ
ログラムに従いチャネル装置を管理する。
チャネル制御波W300において、データ転送回路33
0は、マイクロプログラム制御回路320の指示により
、チャネル装置400と主記憶装置200とのデータ転
送を実施する。
0は、マイクロプログラム制御回路320の指示により
、チャネル装置400と主記憶装置200とのデータ転
送を実施する。
マイクロプログラム制御回路320は、マイクロプログ
ラムを有し、このマイクロプログラムに従い主記憶装置
200に格納されたチャネルプログラムを読み出し、読
比したチャネルプログラムの指示に従い、データ転送回
路330.チャネル装置400の動作を管理する。
ラムを有し、このマイクロプログラムに従い主記憶装置
200に格納されたチャネルプログラムを読み出し、読
比したチャネルプログラムの指示に従い、データ転送回
路330.チャネル装置400の動作を管理する。
イベント制御回路310は、演算処理装置100からの
チャネル装置400の動作開始指示、チャネル装置40
0からの動作終了報告、データ転送回路330からの転
送報告終了、タイマ回路340からのタイマ割出し、時
間監視回路350からの過負荷割出しを受信し、優先順
位を判定し、マイクロブグラム制御回路320がアイド
ル状態になった際にすでに受信している動作要求を検索
し、最も優先順位の高い処理要求の実行指示をマイクロ
プログラム制御回路320に与える。
チャネル装置400の動作開始指示、チャネル装置40
0からの動作終了報告、データ転送回路330からの転
送報告終了、タイマ回路340からのタイマ割出し、時
間監視回路350からの過負荷割出しを受信し、優先順
位を判定し、マイクロブグラム制御回路320がアイド
ル状態になった際にすでに受信している動作要求を検索
し、最も優先順位の高い処理要求の実行指示をマイクロ
プログラム制御回路320に与える。
イベント制御回路310に対する動作要求の優先順位は
、過負荷割出しが最高順位であり、タイム割出しが最低
順位になるよう構成されている。
、過負荷割出しが最高順位であり、タイム割出しが最低
順位になるよう構成されている。
タイマ回路340は、予め与えられた時間周期ごとに、
イベント制御回路310に対し、最も低い優先順位にて
タイマ割出し要求を発生する。
イベント制御回路310に対し、最も低い優先順位にて
タイマ割出し要求を発生する。
時間監視回路350は、タイマ回路340にて発生した
タイマ割出し要求のイベント制御回路310での処理状
況をモニタし、一定時間以上動作要求が受は付けられな
い場合は、イベント制御回路310に対し、最も高い優
先順位にて過負荷割出しを発生する。
タイマ割出し要求のイベント制御回路310での処理状
況をモニタし、一定時間以上動作要求が受は付けられな
い場合は、イベント制御回路310に対し、最も高い優
先順位にて過負荷割出しを発生する。
マイクロプログラム制御回路320にて動作するマイク
ロプログラムは上記過負荷割出しを実行したことにより
、少なくとも、時間監視回路350にて計数した時間マ
イクロプログラム制御回路320がアイドル状態になら
なかったこと、すなわち、自身が過負荷状態になってい
ることを知ることになる。
ロプログラムは上記過負荷割出しを実行したことにより
、少なくとも、時間監視回路350にて計数した時間マ
イクロプログラム制御回路320がアイドル状態になら
なかったこと、すなわち、自身が過負荷状態になってい
ることを知ることになる。
これにより、マイクロプログラムは演算処理装置100
からの新たな動作の開始指示を抑止し、過負荷状態が悪
化しないよう対処することができる。
からの新たな動作の開始指示を抑止し、過負荷状態が悪
化しないよう対処することができる。
なお、上記動作開始指示の抑止の解除は、第2の時間監
視回路を設け、これにより実施するか、または、チャネ
ル装置400のいずれか1つの動作が完了した時点で実
施する。
視回路を設け、これにより実施するか、または、チャネ
ル装置400のいずれか1つの動作が完了した時点で実
施する。
以上説明したように本発明は、過負荷状態の発生をマイ
クロプログラム制御回路に報告する手段を安価に提供す
ることが出来る。
クロプログラム制御回路に報告する手段を安価に提供す
ることが出来る。
また、これにより、チャネル制御装置の過負荷を防止し
、効率の良いチャネル制御ができる効果がある。
、効率の良いチャネル制御ができる効果がある。
第1図は本発明の一実施例を示すブロック図である。
100・・・演算処理装置、200・・・主記憶装置、
300・・・チャネル制御装置、400・・・チャネル
装置、50°0・・・入出力装置、310・・・イベン
ト制御回路、320・・・マイクロプログラム制御回路
、330・・・データ転送回路、340・・・タイマ回
路、350・・・時間監視回路。
300・・・チャネル制御装置、400・・・チャネル
装置、50°0・・・入出力装置、310・・・イベン
ト制御回路、320・・・マイクロプログラム制御回路
、330・・・データ転送回路、340・・・タイマ回
路、350・・・時間監視回路。
Claims (1)
- 【特許請求の範囲】 1、複数のチャネル装置を時分割にて制御するマイクロ
プログラム制御回路と、このマイクロプログラム、制御
回路がアイドル状態になった際実行保留中の処理を検索
して優先順位に従い前記マイクロプログラム制御回路に
動作の開始を指示するイベント制御回路と、あらかじめ
指定された周期にて前記イベント制御回路に最下位の優
先順位にて第一の動作要求信号を発生するタイマ回路と
、前記タイマ回路にて発生した前記第1の動作要求信号
を監視しあらかじめ定められた時間以上要求がうけつけ
られない場合前記イベント制御回路に第二の動作要求を
発生する時間監視回路とを有することを特徴とするチャ
ネル制御装置。 2、前記マイクロプログラム制御装置に制御されてチャ
ネル装置と情報処理装置の主記憶装置との間のデータ転
送をおこなうデータ転送回路を含むことを特徴とする請
求項1記載のチャネル制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19718590A JPH0488456A (ja) | 1990-07-25 | 1990-07-25 | チャネル制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19718590A JPH0488456A (ja) | 1990-07-25 | 1990-07-25 | チャネル制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0488456A true JPH0488456A (ja) | 1992-03-23 |
Family
ID=16370220
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19718590A Pending JPH0488456A (ja) | 1990-07-25 | 1990-07-25 | チャネル制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0488456A (ja) |
-
1990
- 1990-07-25 JP JP19718590A patent/JPH0488456A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6330583B1 (en) | Computer network of interactive multitasking computers for parallel processing of network subtasks concurrently with local tasks | |
US4495562A (en) | Job execution multiplicity control method | |
US5201053A (en) | Dynamic polling of devices for nonsynchronous channel connection | |
CA2061056A1 (en) | Method for controlling processor clock signal and information processing system | |
US4001784A (en) | Data processing system having a plurality of input/output channels and physical resources dedicated to distinct and interruptible service levels | |
JPS60159941A (ja) | 多重レベル優先順位マイクロ割込みコントローラ | |
US4821172A (en) | Apparatus for controlling data transfer between storages | |
EP0446077B1 (en) | A control system for multi-processor system | |
US5081577A (en) | State controlled device driver for a real time computer control system | |
EP0013740B1 (en) | Data processing apparatus having a system reset capability | |
JPH0488456A (ja) | チャネル制御装置 | |
JPH05173933A (ja) | ダイレクトメモリアクセス転送方式 | |
JPS60181934A (ja) | タスク優先度制御方式 | |
JPH0236971B2 (ja) | ||
JPH0432952A (ja) | 割込み制御装置 | |
JPS6218932B2 (ja) | ||
JPS6226487B2 (ja) | ||
JPH07175744A (ja) | チャネル制御方式 | |
JPS6215901B2 (ja) | ||
JPS6217842A (ja) | プログラム管理方法 | |
JP3129385B2 (ja) | 制御用計算機の負荷低減制御方法 | |
JPS61208127A (ja) | マイクロプログラム制御装置 | |
Wood | A generalized supervisor for a time-shared operating system | |
JPS61288232A (ja) | 出力命令制御方式 | |
JPH02108149A (ja) | マルチプロセッサの排他制御機構 |