JPH0483374A - Npnトランジスターのラッチ電圧を利用した静電耐力向上ラテラルpnpトランジスター - Google Patents
Npnトランジスターのラッチ電圧を利用した静電耐力向上ラテラルpnpトランジスターInfo
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Abstract
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Description
ラテラルPNPトランジスターに関するもので、PNP
トランジスターのエミッターやコレクターにn+ディフ
ュージョン層を形成して、PNPトランジスターのベー
スに静電気が印加されるときにコレクターエミッター間
ラッチ電圧で静電気を放電させて静電耐力を向上させた
ものである。 [0002]
、P−基層10にn+埋没層11とn−エピタキシャル
層12が積層され、n エピタキシャル層12にエミッ
ター用Pデイフュージョン層13、コレクター用Pデイ
フュージョン層14、ベース用n +ディフュージョン
層15が形成され、各端子はコンタクトホールを通じて
電極13’ 、 14’ 、 15’ が形成され
る。16は分離層である。 [0003] このようなラテラルPNPトランジスターのベース15
に静電気が印加されるとき、この放電路(path)は
ベース15とコレクター14間又はベース15とエミッ
ター13間に形成される。 一方、放電路の降状電圧が高く形成される程低い静電気
電圧で素子が破壊されることは良く知られている事実で
ある。 [0004] 従って、ベース15とコレクター14間の降状電圧Bv
cBoと、ベース15とエミッター13間の降状電圧は
高い電圧で形成されるため、低い静電気電圧でも素子が
破壊される問題点があった。 [0005]
とエミッター間の降状電圧BV と、ベースとエミ
ッター間の降状電圧BVEBoをNPN)ランジスBO ターのコレクターエミッター間のラッチ電圧に置き換え
ることにより静電耐力を向上させることにある。 [0006]
成されるとき、低い電圧で降状電圧(Breakdow
n voltage)が形成されれば、静電耐力が向
上される点に着目して、ラテラルPNPトランジスター
の降状電圧B V CBo、BVEBoをNPNトラン
ジスターのエミッターとコレクター間のラッチ電圧LV
oEoにより代置して、静電耐力を向上させる。このた
めにエミッターやコレフタ−用デイフュージョン層内に
別途にn +ディフュージョン層を入れてこれを実現さ
せるようにする。 [0007]
ーに形成されたもので、P−基層10.n 埋没層1
1、n−エピタキシャル層12が順次に形成され、n−
エピタキシャル層12内にエミッター用Pデイフュージ
ョン層13、コレクター用Pデイフュージョン層14、
ベース用n +ディフュージョン層15を夫々形成し、
コレクター用Pデイフュージョン層14内にn +ディ
フュージョン層20を形成して、コレクター電極14′
を接続させる。 [0008] 下部の図面はラテラルPNPトランジスターの垂直断面
図であり、上部の図面はラテラルPNPトランジスター
の水平構造を示す。 [0009] 第3図は本発明のn +ディフュージョン層がエミッタ
ーに形成されたもので、P−基層10.n 埋没層1
1、n−エピタキシャル層12が順次に形成され、n−
エピタキシャル層12内にエミッター用Pデイフュージ
ョン層13、コレクター用Pデイフュージョン層、ベー
ス用n +ディフュージョン層15を夫々形成し、エミ
ッター用Pデイフュージョン層13内にn デイフュー
ジョン層21を形成して、エミッター電極を形成する。 [00101 第4図(a)は第2図の等何回路であって、トランジス
ターQ11のベースとコレクターにベースとエミッター
を共通に接続したトランジスターQ12のコレクターと
エミッターがそれぞれ接続される。トランジスターQ1
1は第2図のデイフュージョン層13,14.15によ
るものであり、コレクター用Pデイフュージョン層14
とn +ディフュージョン層20がトランジスターQ1
1のコレクターに共通に接続される。 [0011] 第4図(b)は第3図の等何回路であって、トランジス
ターQ21のベースとエミッターにベースとエミッター
を共通に接続したトランジスターQ22のコレクターと
エミッターがそれぞれ接続される。トランジスターQ2
1は第3図のデイフュージョン層13,14.15によ
るものであり、エミッター用Pデイフュージョン層13
とn +ディフュージョン層21がトランジスターQ2
1のエミッターに共通に接続される。 [0012] 第5図は等価回路第4図(a)を基本構成とする差動増
幅器構造を示す。これはOPアンプ入力端に用いられる
回路に本発明を適用させたものである。 [0013] OPアンプの入力回路に用いられる差動増幅器でトラン
ジスターQ2.Q3を差動増幅器基本トランジスターに
し、トランジスター02.Q3のコレクターとベースに
は、ベースとエミッターを共通に接続したトランジスタ
ーQ4.Q5のエミッターとコレクターを夫々接続する
。 [0014] 上記トランジスターQ2.Q3のコレクターにはベース
が共通であるトランジスターQ6.Q7のコレクターが
夫々接続される。トランジスターQ3の出力はトランジ
スターQ8のベースに印加されてトランジスターQ8出
力がOPアンプに提供される。 [0015] 上記トランジスターQ2.Q4とトランジスターQ3.
Q4は差動増幅器を成し、第4図(a)を基本構成とし
て図面においてAと表示した。 [0016] 本発明を第2図の構造を基準として説明する。 トランジスターQ1はそのベースにバイアス電圧を受け
、エミッターは抵抗R1を通じて電源電圧vCCを受け
、差動アンプに電流を供給し、抵抗R4は入力回路の負
荷として作用する。 [0017] 第2図の構造のようなラテラルPNPトランジスターの
ベース15とコレクタ−14にポジティブ静電気が印加
されるとき、既存のラテラルPNPトランジスターは降
状電圧BvcBoで放電路が形成される反面、本発明は
NPNトランジスターQ12のラッチ電圧LvcBoで
放電路が形成される。 [0018] 一方、ラテラルPNPの降状電圧BVcBoはNPNト
ランジスターのラッチ電11の降状電圧BVcBoの放
電路に比べてNPNトランジスターQ1゜のラッチ電圧
”vCEOの場合の方が高くなる。 [0019] 従って、回路動作はラテラルPNPトランジスターで動
作し、静電耐力が向上された新たなラテラルPNPトラ
ンジスターを提供することができる。 [00201 第3図及び第4図における通り、エミッター13にn
+ディフュージョン層21が形成された場合も同じ原理
である。 [0021]
新たなNPNトランジスターを追加することなくn デ
イフュージョン層−つのみを用いて容易に具現できるこ
とにより、容易に静電耐力を向上させることができるも
のである。
び垂直構造図、
、
a)例である。
)14 コレクター用Pデイフュージョン層(コレクタ
ー)15 ベース用n +ディフュージョン層(ベー
ス)13’ 14’、15’ 電極16 分離層 20.21n デイフュージョン層 を適用した回路構成
Claims (4)
- 【請求項1】ラテラルPNPトランジスターのPデイフ
ユージヨン層内にn^+ディフュージヨン層を夫々共通
端子で形成してなるNPNトランジスターのコレクター
エミッター間のラッチ電圧で、上記PNPトランジスタ
ーの降状電圧を置き換えて静電気の放電路の静電耐力を
向上させた、NPNトランジスターのラッチ電圧を利用
したラテラルPNPトランジスター。 - 【請求項2】Pディフュージョン層はコレクター用Pデ
ィフュージョン層である、NPNトランジスターのラッ
チ電圧を利用した請求項(1)項記載のラテラルPNP
トランジスター。 - 【請求項3】Pディフュージョン層はエミッター用Pデ
イフユージヨン層である、NPNトランジスターのラッ
チ電圧を利用した請求項(1)項記載のラテラルPNP
トランジスター。 - 【請求項4】Pディフュージョン層はコレクター用Pデ
ィフュージョン層とエミッター用Pディフュージョン層
であり、n^+ディフュージョン層がコレクター用Pデ
イフュージョン層とエミッター用Pデイフユージヨン層
に夫々形成された、NPNトランジスターのラッチ電圧
を利用した請求項(1)項記載のラテラルPNPトラン
ジスター。
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