JPH0479630A

JPH0479630A - ２重伝送装置

Info

Publication number: JPH0479630A
Application number: JP2194213A
Authority: JP
Inventors: Tomio Hiranaka; 富雄平中
Original assignee: Shimadzu Corp
Current assignee: Shimadzu Corp
Priority date: 1990-07-23
Filing date: 1990-07-23
Publication date: 1992-03-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野この発明は、コンピュータ等の２装置間を２系統の伝送
回路でシリアルデータを伝送する２重伝送装置に関する
。

（ロ）従来の技術従来、２装置間のデータ伝送の信頼性を上げるために、
第５図に示すように、送信側の装置１と受信側の装置２
間に２系統の伝送路３．４を設け、送信側の装置１のＣ
ＰＵ５より出力されるシリアルデータを伝送路３．４で
伝送し、これら伝送路３．４のデータを受信側の装置２
でＯＲ回路７を経てＣＰＵ６に取り込むようにしている
。この種の２重伝送装置では同一のシリアルデータを２
系統の伝送路で伝送するものであるから、第６図の左部
に示すように２系統が正常の場合はもちろん、第６図の
中央部に示すように、１系統の伝送路が断線しても、他
系統からの信号を受信できるので伝送が正常に継続でき
る。

（ハ）発明が解決しようとする課題上記２重伝送装置において、同一の信号を２系統の伝送
路３．４で同時に送信しても、伝送路３．４の長さの相
違や、電子回路部品の伝搬遅延時間の違いにより、実際
には２系統間の伝送に遅れが生じる。例えば第６図の右
部に示すように、伝送路３に対し、伝送路４の方の信号
がｔ時間遅れることがある。これによりＯＲ回路７より
出力される受信パルスＣのパルス幅ＰＷがｔ時間分だけ
拡がり、パルス幅歪が生じる。このパルス幅歪が大きく
なり過ぎると、受信エラーを起こし、正常な伝送が行わ
れなくなるという問題があった。

この発明は、上記問題点に着目してなされたものであっ
て、２系統の伝送ずれが生じても、パルス幅歪を生じる
ことなく、正常な伝送を行なえる２重伝送装置を提供す
ることを目的としている。

（ニ）課題を解決するための手段及び作用この発明の２
重伝送装置は、２装置間を第１と第２の２系統の伝送回
路でシリアルデータ信号を伝送するものにおいて、受信
装置側に、前記２系統の伝送回路のうち、いずれか早く
人力された系統の信号のみを受信し、他の系統の入力を
禁止する優先回路を備え、常にいずれか一方のみの伝送
回路で受信するようにしている。

この２重伝送装置では、２系統の伝送回路間で信号のず
れが生じても、早く人力された系統の信号のみが生きる
から、そして他の系統の信号は、先に入力された信号に
応答して一定時間入力が禁止されるので、パルス幅が広
がることがない。したがってパルス幅歪が生しることな
く、正常な伝送を行うことができる。

（ホ）実施例以下、実施例により、この発明をさらに詳細に説明する
。

〈実施例１〉第１図は、この発明の一実施例を示す２重伝送装置の受
信側の要部回路（優先回路）を示すブロック図である。

同図において、優先回路１０のＡＮＤ回路１１の入力の
一端に伝送路３の信号ａが入力され、また、ＡＮＤ回路
１６の入力の一端に伝送路４の入力信号すが入力されて
いる。ＡＮＤ回路１１の出力は、ＯＲ回路７の入力に接
続されるとともに、単安定マルチバイブレーク１２の入
力端に接続されている。単安定マルチバイブレーク１２
の出力は、ＮＯＴ回路１３とＡＮＤ回路１９に人力され
ている。また、ＡＮＤ回路１６の出力は、単安定マルチ
ハイブレーク１７とＯＲ回路７に入力され、単安定マル
チハイブレーク１７の出力は、ＮＯＴ回路１８とＡＮＤ
回路１４にそれぞれ入力されている。ＮＯＴ回路１３は
、ＡＮＤ回路１４の他の入力端に接続され、また、ＮＯ
Ｔ回路１８の出力は、ＡＮＤ回路１１の他の入力端に接
続されている。さらに、ＡＮＤ回路１４の出力は、ＮＯ
Ｔ回路１５を介してＡＮＤ回路１１の他の入力端に接続
されている。同様にＡＮＤ回路１９の出力は、ＮＯＴ回
路２０を介してＡＮＤ回路１６の他の入力端に接続され
ている。

この回路において、初期状態を考えると、単安定マルチ
バイブレークエ２．１７の出力は、ロー（“Ｌ″）であ
るため、ＡＮＤ回路１４．１９の出力はローであり、し
たがって、ＮＯＴ回路１５．２０で反転されたハイ（”
Ｈ”）の信号がＡＮＤ回路１１．１６にそれぞれ人力さ
れている。そのため、今、例えば第２図に示すように、
伝送路３から入力信号ａがハイで加えられた場合を想定
すると、ＡＮＤ回路１１の出力にそのままその入力信号
が導出され、単安定マルチバイブレーク１２が、その立
ち上がり信号によって所定時間ＴＢだけハイ信号を出力
する。この単安定マルチバイブレーク１２の立ち上がり
により、ＡＮＤ回路１９の入力端がハイで揃い、したが
ってＡＮＤ回路１９の出力はハイとなり、ＮＯＴ回路２
０で反転されて、ＡＮＤ回路１６の他端にはロー信号が
入力される。そのため、信号ａが入力されてから、若干
の時間ｔをおいて、伝送路４の信号すが入力されても、
ＡＮＤ回路１６はこの信号すを出力せず、つまりロック
がかかった状態となり、ＯＲ回路７にはＡＮＤ回路１１
からの信号しか入力されず、したがってＯＲ回路７より
出力信号ＣとしてはＡＮＤ回路１１からの信号ａをその
まま導出することになる。このような状態は単安定マル
チバイブレーク１２がハイの期間ＴＢの間継続されるこ
とになり、ＡＮＤ回路１１から導出される伝送路３の信
号ａがそのままＯＲ回路７を通じて導出されることにな
る。したがって、第２図の左部に示すように、パルス幅
ＰＷが遅延時間ｔより大きい場合でも、期間ＴＢを比較
的大きくしておけば、もちろん伝送路３の信号ａがその
ままＯＲ回路７の出力Ｃとして導出されるので、ｔの時
間の遅れは問題とならない。また、さらに第２図の右部
に示すように、波形の遅れがさらに大きく、パルス幅Ｐ
Ｗよりもずれ時間りが大きい場合でも、単安定マルチハ
イブレーク１２．１７の期間ＴＢをより大きく設定して
おけば、その範囲内においてロック機構が働くため、遅
延時間ｔによるパルス幅歪が生じることなく、正しい伝
送を行うことができる。

なお、上記説明では、信号ａが早く入力された場合につ
いて説明したが、逆に信号すが早く入力された場合には
、単安定マルチバイブレークＩ７の出力によって信号ａ
が禁止、ロックされることになり、全く同様の動作を行
うことになる。

この実施例ではワンショットマルチハイブレーク１２．
１７の遅延時間ＴＢを長くすれば、その分、伝送ずれを
許容できるという利点がある。

〈実施例２〉第３図は、この発明の他の実施例を示す２重伝送装置の
要部回路を示す回路図である。

同図において、伝送路３の信号ａが、優先回路３０のＡ
ＮＤ回路３１の入力端に接続されるとともに、ＡＮＤ回
路３２の入力端に接続されている。

また、伝送路４の信号すがＡＮＤ回路３６の入力の一端
に接続されるとともに、ＡＮＤ回路３７の入力の一端に
接続されている。ＡＮＤ回路３１の出力は、ＯＲ回路７
の入力の一端に接続され、同様にＡＮＤ回路３６の出力
もＯＲｕＲｕＯ２力の一端に接続されている。ＡＮＤ回
路３２の出力は、ＯＲ回路３３の入力の一端に接続され
、ＯＲ回路３３の出力は、ＮＯＴ回路３４の人力に接続
されるとともに、ＡＮＤ回路３２０入力の他端に接続さ
れている。同様にＡＮＤ回路３７の出力は、ＯＲ回路３
８の入力の一端に接続され、ＯＲ回路３８の出力は、Ｎ
ＯＴ回路３９の人力に接続されるとともに、ＡＮＤ回路
３７の入力の他端にも接続されている。ＡＮＤ回路３２
と、ＯＲ回路３３、ＡＮＤ回路３７とＯＲ回路３８でそ
れぞれ自己保持ループ回路を構成している。ＮＯＴ回路
３４の出力は、ＯＲ回路３５の入力の一端に接続され、
同様にＮＯＴ回路３９の出力もＯＲ回路４０に接続され
ている。ＡＮＤ回路３１の出力は、ＯＲ回路３５．３８
の人力の一端にも接続され、ＡＮＤ回路３６の出力は、
ＯＲ回路３３とＯＲ回路４０の入力の一端にも接続され
ている。

この実施例回路においても、入力信号が加えられない初
期状態では、通常ＡＮＤ回路３１と３６の入力の他端は
ハイレベルである。したがって、今伝送路３の信号ａが
ハイに立ち上がり入力されると、その信号は、ＡＮＤ回
路３１、ＯＲ回路７を経てそのまま信号出力される。さ
らに、このＡＮＤ回路３１のｆ出力のハイレベル信号は
、ＯＲ回路３５に入力されるとともに、ＯＲ回路３８に
も入力される。したがって、ＯＲ回路３８の出力は、Ｎ
ＯＴ回路３９でローレベルに反転され、それまでＯＲ回
路４０の出力がハイであったものをローに落とす。した
がって、以後遅延して伝送路４の信号すがＡＮＤ回路３
２．３６に入力されても、禁止がかかることになる。

なお、ＡＮＤ回路３１の出力ｆがローとなっても、ＯＲ
回ｖｉ３８の出力は、信号すのハイレベルがローとなる
までハイを保持する、つまり自己保持するので、その間
出力ＮＯＴ回路３９の出力はローとなり、したがってＯ
Ｒ回路４ｏの出力ｅはローレベルであり、ＡＮＤ回路３
６のゲートは開かず、禁止はそのまま継続されることに
なる。

この実施例回路において、信号ａ、ｂが同時に入力する
と、ＡＮＤ回路３１の出力がＯＲ回路３８に入力され、
ＡＮＤ回？８３６の出力がＯＲ回路３３に入力されるの
で、双方がロックされる。しかしながら、ＯＲ回路３５
．４ｏを設けているので、ＡＮＤ回路３１の出力は、Ｏ
Ｒ回路３５を介して自己の入力の他端に加えられ、また
、ＡＮＤ回路３６の出力は、ＯＲ回路４ｏを介して、や
はり自己の入力の他端に加えられているので、ロックが
かかるのを防止することができる。

この回路では、第４図の左部に示すように、遅延時間も
がパルス幅ＰＷよりも小さい範囲内では、優先回路が正
常に動作するが、第４図の右部に示すように、遅延時間
りがパルス幅ＰＷよりも大きいと、伝送路３と、伝送路
４の動作の切り替えがなされることなり、通信中伝送路
が切り替わってしまうため、伝送遅れｔはＰＷの幅の範
囲であることが望ましい。

（へ）発明の効果この発明によれば、二系統の入力信号のうち、早く入力
されたの方の信号によって他系統の受信を禁止し、一方
の受信のみを受信信号とするものであるから、たとえ入
力信号の伝送ずれが生じる場合であっても、他の系統の
禁止がかかり、パルス幅歪を起こすことがない。したが
って、正しく伝送することができる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す２重伝送装置の受
信側の要部回路を示す回路図、第２図は、同回路の動作
を説明するための波形タイムチャート、第３図は、この
発明の他の実施例を示す２重伝送装置の受信側の要部回
路を示す回路図、第４図は、同回路の動作を説明するた
めの波形タイムチャート、第５図は、従来の２重伝送装
置を説明するための概略ブロック図、第６図は、同２重
伝送装置の動作を説明するための波形図である。１：送信側装置、　　２：受信側装置、３・４：伝送路
、　　７：ＯＲ回路、１０・３０：優先回路。特許出願人　　　　　　株式会社島津製作所代理人　　
弁理士　　　中　村　茂　信第１図第２図第４図

Claims

【特許請求の範囲】

（１）２装置間を第１と第２の２系統の伝送回路でシリ
アルデータ信号を伝送する２重伝送装置において、受信装置側に、前記２系統の伝送回路のうち、いずれか
早く入力された系統の信号のみを受信し、他の系統の入
力を禁止する優先回路を備え、常にいずれか一方のみの
伝送回路で受信するようにしたことを特徴とする２重伝
送装置。