JPH0479630A - 2重伝送装置 - Google Patents
2重伝送装置Info
- Publication number
- JPH0479630A JPH0479630A JP2194213A JP19421390A JPH0479630A JP H0479630 A JPH0479630 A JP H0479630A JP 2194213 A JP2194213 A JP 2194213A JP 19421390 A JP19421390 A JP 19421390A JP H0479630 A JPH0479630 A JP H0479630A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- output
- input
- transmission
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 title claims abstract description 60
- 230000009977 dual effect Effects 0.000 title claims description 5
- 238000010586 diagram Methods 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ)産業上の利用分野
この発明は、コンピュータ等の2装置間を2系統の伝送
回路でシリアルデータを伝送する2重伝送装置に関する
。
回路でシリアルデータを伝送する2重伝送装置に関する
。
(ロ)従来の技術
従来、2装置間のデータ伝送の信頼性を上げるために、
第5図に示すように、送信側の装置1と受信側の装置2
間に2系統の伝送路3.4を設け、送信側の装置1のC
PU5より出力されるシリアルデータを伝送路3.4で
伝送し、これら伝送路3.4のデータを受信側の装置2
でOR回路7を経てCPU6に取り込むようにしている
。この種の2重伝送装置では同一のシリアルデータを2
系統の伝送路で伝送するものであるから、第6図の左部
に示すように2系統が正常の場合はもちろん、第6図の
中央部に示すように、1系統の伝送路が断線しても、他
系統からの信号を受信できるので伝送が正常に継続でき
る。
第5図に示すように、送信側の装置1と受信側の装置2
間に2系統の伝送路3.4を設け、送信側の装置1のC
PU5より出力されるシリアルデータを伝送路3.4で
伝送し、これら伝送路3.4のデータを受信側の装置2
でOR回路7を経てCPU6に取り込むようにしている
。この種の2重伝送装置では同一のシリアルデータを2
系統の伝送路で伝送するものであるから、第6図の左部
に示すように2系統が正常の場合はもちろん、第6図の
中央部に示すように、1系統の伝送路が断線しても、他
系統からの信号を受信できるので伝送が正常に継続でき
る。
(ハ)発明が解決しようとする課題
上記2重伝送装置において、同一の信号を2系統の伝送
路3.4で同時に送信しても、伝送路3.4の長さの相
違や、電子回路部品の伝搬遅延時間の違いにより、実際
には2系統間の伝送に遅れが生じる。例えば第6図の右
部に示すように、伝送路3に対し、伝送路4の方の信号
がt時間遅れることがある。これによりOR回路7より
出力される受信パルスCのパルス幅PWがt時間分だけ
拡がり、パルス幅歪が生じる。このパルス幅歪が大きく
なり過ぎると、受信エラーを起こし、正常な伝送が行わ
れなくなるという問題があった。
路3.4で同時に送信しても、伝送路3.4の長さの相
違や、電子回路部品の伝搬遅延時間の違いにより、実際
には2系統間の伝送に遅れが生じる。例えば第6図の右
部に示すように、伝送路3に対し、伝送路4の方の信号
がt時間遅れることがある。これによりOR回路7より
出力される受信パルスCのパルス幅PWがt時間分だけ
拡がり、パルス幅歪が生じる。このパルス幅歪が大きく
なり過ぎると、受信エラーを起こし、正常な伝送が行わ
れなくなるという問題があった。
この発明は、上記問題点に着目してなされたものであっ
て、2系統の伝送ずれが生じても、パルス幅歪を生じる
ことなく、正常な伝送を行なえる2重伝送装置を提供す
ることを目的としている。
て、2系統の伝送ずれが生じても、パルス幅歪を生じる
ことなく、正常な伝送を行なえる2重伝送装置を提供す
ることを目的としている。
(ニ)課題を解決するための手段及び作用この発明の2
重伝送装置は、2装置間を第1と第2の2系統の伝送回
路でシリアルデータ信号を伝送するものにおいて、受信
装置側に、前記2系統の伝送回路のうち、いずれか早く
人力された系統の信号のみを受信し、他の系統の入力を
禁止する優先回路を備え、常にいずれか一方のみの伝送
回路で受信するようにしている。
重伝送装置は、2装置間を第1と第2の2系統の伝送回
路でシリアルデータ信号を伝送するものにおいて、受信
装置側に、前記2系統の伝送回路のうち、いずれか早く
人力された系統の信号のみを受信し、他の系統の入力を
禁止する優先回路を備え、常にいずれか一方のみの伝送
回路で受信するようにしている。
この2重伝送装置では、2系統の伝送回路間で信号のず
れが生じても、早く人力された系統の信号のみが生きる
から、そして他の系統の信号は、先に入力された信号に
応答して一定時間入力が禁止されるので、パルス幅が広
がることがない。したがってパルス幅歪が生しることな
く、正常な伝送を行うことができる。
れが生じても、早く人力された系統の信号のみが生きる
から、そして他の系統の信号は、先に入力された信号に
応答して一定時間入力が禁止されるので、パルス幅が広
がることがない。したがってパルス幅歪が生しることな
く、正常な伝送を行うことができる。
(ホ)実施例
以下、実施例により、この発明をさらに詳細に説明する
。
。
〈実施例1〉
第1図は、この発明の一実施例を示す2重伝送装置の受
信側の要部回路(優先回路)を示すブロック図である。
信側の要部回路(優先回路)を示すブロック図である。
同図において、優先回路10のAND回路11の入力の
一端に伝送路3の信号aが入力され、また、AND回路
16の入力の一端に伝送路4の入力信号すが入力されて
いる。AND回路11の出力は、OR回路7の入力に接
続されるとともに、単安定マルチバイブレーク12の入
力端に接続されている。単安定マルチバイブレーク12
の出力は、NOT回路13とAND回路19に人力され
ている。また、AND回路16の出力は、単安定マルチ
ハイブレーク17とOR回路7に入力され、単安定マル
チハイブレーク17の出力は、NOT回路18とAND
回路14にそれぞれ入力されている。NOT回路13は
、AND回路14の他の入力端に接続され、また、NO
T回路18の出力は、AND回路11の他の入力端に接
続されている。さらに、AND回路14の出力は、NO
T回路15を介してAND回路11の他の入力端に接続
されている。同様にAND回路19の出力は、NOT回
路20を介してAND回路16の他の入力端に接続され
ている。
一端に伝送路3の信号aが入力され、また、AND回路
16の入力の一端に伝送路4の入力信号すが入力されて
いる。AND回路11の出力は、OR回路7の入力に接
続されるとともに、単安定マルチバイブレーク12の入
力端に接続されている。単安定マルチバイブレーク12
の出力は、NOT回路13とAND回路19に人力され
ている。また、AND回路16の出力は、単安定マルチ
ハイブレーク17とOR回路7に入力され、単安定マル
チハイブレーク17の出力は、NOT回路18とAND
回路14にそれぞれ入力されている。NOT回路13は
、AND回路14の他の入力端に接続され、また、NO
T回路18の出力は、AND回路11の他の入力端に接
続されている。さらに、AND回路14の出力は、NO
T回路15を介してAND回路11の他の入力端に接続
されている。同様にAND回路19の出力は、NOT回
路20を介してAND回路16の他の入力端に接続され
ている。
この回路において、初期状態を考えると、単安定マルチ
バイブレークエ2.17の出力は、ロー(“L″)であ
るため、AND回路14.19の出力はローであり、し
たがって、NOT回路15.20で反転されたハイ(”
H”)の信号がAND回路11.16にそれぞれ人力さ
れている。そのため、今、例えば第2図に示すように、
伝送路3から入力信号aがハイで加えられた場合を想定
すると、AND回路11の出力にそのままその入力信号
が導出され、単安定マルチバイブレーク12が、その立
ち上がり信号によって所定時間TBだけハイ信号を出力
する。この単安定マルチバイブレーク12の立ち上がり
により、AND回路19の入力端がハイで揃い、したが
ってAND回路19の出力はハイとなり、NOT回路2
0で反転されて、AND回路16の他端にはロー信号が
入力される。そのため、信号aが入力されてから、若干
の時間tをおいて、伝送路4の信号すが入力されても、
AND回路16はこの信号すを出力せず、つまりロック
がかかった状態となり、OR回路7にはAND回路11
からの信号しか入力されず、したがってOR回路7より
出力信号CとしてはAND回路11からの信号aをその
まま導出することになる。このような状態は単安定マル
チバイブレーク12がハイの期間TBの間継続されるこ
とになり、AND回路11から導出される伝送路3の信
号aがそのままOR回路7を通じて導出されることにな
る。したがって、第2図の左部に示すように、パルス幅
PWが遅延時間tより大きい場合でも、期間TBを比較
的大きくしておけば、もちろん伝送路3の信号aがその
ままOR回路7の出力Cとして導出されるので、tの時
間の遅れは問題とならない。また、さらに第2図の右部
に示すように、波形の遅れがさらに大きく、パルス幅P
Wよりもずれ時間りが大きい場合でも、単安定マルチハ
イブレーク12.17の期間TBをより大きく設定して
おけば、その範囲内においてロック機構が働くため、遅
延時間tによるパルス幅歪が生じることなく、正しい伝
送を行うことができる。
バイブレークエ2.17の出力は、ロー(“L″)であ
るため、AND回路14.19の出力はローであり、し
たがって、NOT回路15.20で反転されたハイ(”
H”)の信号がAND回路11.16にそれぞれ人力さ
れている。そのため、今、例えば第2図に示すように、
伝送路3から入力信号aがハイで加えられた場合を想定
すると、AND回路11の出力にそのままその入力信号
が導出され、単安定マルチバイブレーク12が、その立
ち上がり信号によって所定時間TBだけハイ信号を出力
する。この単安定マルチバイブレーク12の立ち上がり
により、AND回路19の入力端がハイで揃い、したが
ってAND回路19の出力はハイとなり、NOT回路2
0で反転されて、AND回路16の他端にはロー信号が
入力される。そのため、信号aが入力されてから、若干
の時間tをおいて、伝送路4の信号すが入力されても、
AND回路16はこの信号すを出力せず、つまりロック
がかかった状態となり、OR回路7にはAND回路11
からの信号しか入力されず、したがってOR回路7より
出力信号CとしてはAND回路11からの信号aをその
まま導出することになる。このような状態は単安定マル
チバイブレーク12がハイの期間TBの間継続されるこ
とになり、AND回路11から導出される伝送路3の信
号aがそのままOR回路7を通じて導出されることにな
る。したがって、第2図の左部に示すように、パルス幅
PWが遅延時間tより大きい場合でも、期間TBを比較
的大きくしておけば、もちろん伝送路3の信号aがその
ままOR回路7の出力Cとして導出されるので、tの時
間の遅れは問題とならない。また、さらに第2図の右部
に示すように、波形の遅れがさらに大きく、パルス幅P
Wよりもずれ時間りが大きい場合でも、単安定マルチハ
イブレーク12.17の期間TBをより大きく設定して
おけば、その範囲内においてロック機構が働くため、遅
延時間tによるパルス幅歪が生じることなく、正しい伝
送を行うことができる。
なお、上記説明では、信号aが早く入力された場合につ
いて説明したが、逆に信号すが早く入力された場合には
、単安定マルチバイブレークI7の出力によって信号a
が禁止、ロックされることになり、全く同様の動作を行
うことになる。
いて説明したが、逆に信号すが早く入力された場合には
、単安定マルチバイブレークI7の出力によって信号a
が禁止、ロックされることになり、全く同様の動作を行
うことになる。
この実施例ではワンショットマルチハイブレーク12.
17の遅延時間TBを長くすれば、その分、伝送ずれを
許容できるという利点がある。
17の遅延時間TBを長くすれば、その分、伝送ずれを
許容できるという利点がある。
〈実施例2〉
第3図は、この発明の他の実施例を示す2重伝送装置の
要部回路を示す回路図である。
要部回路を示す回路図である。
同図において、伝送路3の信号aが、優先回路30のA
ND回路31の入力端に接続されるとともに、AND回
路32の入力端に接続されている。
ND回路31の入力端に接続されるとともに、AND回
路32の入力端に接続されている。
また、伝送路4の信号すがAND回路36の入力の一端
に接続されるとともに、AND回路37の入力の一端に
接続されている。AND回路31の出力は、OR回路7
の入力の一端に接続され、同様にAND回路36の出力
もORuRuO2力の一端に接続されている。AND回
路32の出力は、OR回路33の入力の一端に接続され
、OR回路33の出力は、NOT回路34の人力に接続
されるとともに、AND回路320入力の他端に接続さ
れている。同様にAND回路37の出力は、OR回路3
8の入力の一端に接続され、OR回路38の出力は、N
OT回路39の人力に接続されるとともに、AND回路
37の入力の他端にも接続されている。AND回路32
と、OR回路33、AND回路37とOR回路38でそ
れぞれ自己保持ループ回路を構成している。NOT回路
34の出力は、OR回路35の入力の一端に接続され、
同様にNOT回路39の出力もOR回路40に接続され
ている。AND回路31の出力は、OR回路35.38
の人力の一端にも接続され、AND回路36の出力は、
OR回路33とOR回路40の入力の一端にも接続され
ている。
に接続されるとともに、AND回路37の入力の一端に
接続されている。AND回路31の出力は、OR回路7
の入力の一端に接続され、同様にAND回路36の出力
もORuRuO2力の一端に接続されている。AND回
路32の出力は、OR回路33の入力の一端に接続され
、OR回路33の出力は、NOT回路34の人力に接続
されるとともに、AND回路320入力の他端に接続さ
れている。同様にAND回路37の出力は、OR回路3
8の入力の一端に接続され、OR回路38の出力は、N
OT回路39の人力に接続されるとともに、AND回路
37の入力の他端にも接続されている。AND回路32
と、OR回路33、AND回路37とOR回路38でそ
れぞれ自己保持ループ回路を構成している。NOT回路
34の出力は、OR回路35の入力の一端に接続され、
同様にNOT回路39の出力もOR回路40に接続され
ている。AND回路31の出力は、OR回路35.38
の人力の一端にも接続され、AND回路36の出力は、
OR回路33とOR回路40の入力の一端にも接続され
ている。
この実施例回路においても、入力信号が加えられない初
期状態では、通常AND回路31と36の入力の他端は
ハイレベルである。したがって、今伝送路3の信号aが
ハイに立ち上がり入力されると、その信号は、AND回
路31、OR回路7を経てそのまま信号出力される。さ
らに、このAND回路31のf出力のハイレベル信号は
、OR回路35に入力されるとともに、OR回路38に
も入力される。したがって、OR回路38の出力は、N
OT回路39でローレベルに反転され、それまでOR回
路40の出力がハイであったものをローに落とす。した
がって、以後遅延して伝送路4の信号すがAND回路3
2.36に入力されても、禁止がかかることになる。
期状態では、通常AND回路31と36の入力の他端は
ハイレベルである。したがって、今伝送路3の信号aが
ハイに立ち上がり入力されると、その信号は、AND回
路31、OR回路7を経てそのまま信号出力される。さ
らに、このAND回路31のf出力のハイレベル信号は
、OR回路35に入力されるとともに、OR回路38に
も入力される。したがって、OR回路38の出力は、N
OT回路39でローレベルに反転され、それまでOR回
路40の出力がハイであったものをローに落とす。した
がって、以後遅延して伝送路4の信号すがAND回路3
2.36に入力されても、禁止がかかることになる。
なお、AND回路31の出力fがローとなっても、OR
回vi38の出力は、信号すのハイレベルがローとなる
までハイを保持する、つまり自己保持するので、その間
出力NOT回路39の出力はローとなり、したがってO
R回路4oの出力eはローレベルであり、AND回路3
6のゲートは開かず、禁止はそのまま継続されることに
なる。
回vi38の出力は、信号すのハイレベルがローとなる
までハイを保持する、つまり自己保持するので、その間
出力NOT回路39の出力はローとなり、したがってO
R回路4oの出力eはローレベルであり、AND回路3
6のゲートは開かず、禁止はそのまま継続されることに
なる。
この実施例回路において、信号a、bが同時に入力する
と、AND回路31の出力がOR回路38に入力され、
AND回?836の出力がOR回路33に入力されるの
で、双方がロックされる。しかしながら、OR回路35
.4oを設けているので、AND回路31の出力は、O
R回路35を介して自己の入力の他端に加えられ、また
、AND回路36の出力は、OR回路4oを介して、や
はり自己の入力の他端に加えられているので、ロックが
かかるのを防止することができる。
と、AND回路31の出力がOR回路38に入力され、
AND回?836の出力がOR回路33に入力されるの
で、双方がロックされる。しかしながら、OR回路35
.4oを設けているので、AND回路31の出力は、O
R回路35を介して自己の入力の他端に加えられ、また
、AND回路36の出力は、OR回路4oを介して、や
はり自己の入力の他端に加えられているので、ロックが
かかるのを防止することができる。
この回路では、第4図の左部に示すように、遅延時間も
がパルス幅PWよりも小さい範囲内では、優先回路が正
常に動作するが、第4図の右部に示すように、遅延時間
りがパルス幅PWよりも大きいと、伝送路3と、伝送路
4の動作の切り替えがなされることなり、通信中伝送路
が切り替わってしまうため、伝送遅れtはPWの幅の範
囲であることが望ましい。
がパルス幅PWよりも小さい範囲内では、優先回路が正
常に動作するが、第4図の右部に示すように、遅延時間
りがパルス幅PWよりも大きいと、伝送路3と、伝送路
4の動作の切り替えがなされることなり、通信中伝送路
が切り替わってしまうため、伝送遅れtはPWの幅の範
囲であることが望ましい。
(へ)発明の効果
この発明によれば、二系統の入力信号のうち、早く入力
されたの方の信号によって他系統の受信を禁止し、一方
の受信のみを受信信号とするものであるから、たとえ入
力信号の伝送ずれが生じる場合であっても、他の系統の
禁止がかかり、パルス幅歪を起こすことがない。したが
って、正しく伝送することができる。
されたの方の信号によって他系統の受信を禁止し、一方
の受信のみを受信信号とするものであるから、たとえ入
力信号の伝送ずれが生じる場合であっても、他の系統の
禁止がかかり、パルス幅歪を起こすことがない。したが
って、正しく伝送することができる。
第1図は、この発明の一実施例を示す2重伝送装置の受
信側の要部回路を示す回路図、第2図は、同回路の動作
を説明するための波形タイムチャート、第3図は、この
発明の他の実施例を示す2重伝送装置の受信側の要部回
路を示す回路図、第4図は、同回路の動作を説明するた
めの波形タイムチャート、第5図は、従来の2重伝送装
置を説明するための概略ブロック図、第6図は、同2重
伝送装置の動作を説明するための波形図である。 1:送信側装置、 2:受信側装置、3・4:伝送路
、 7:OR回路、 10・30:優先回路。 特許出願人 株式会社島津製作所代理人
弁理士 中 村 茂 信第1図 第2図 第4図
信側の要部回路を示す回路図、第2図は、同回路の動作
を説明するための波形タイムチャート、第3図は、この
発明の他の実施例を示す2重伝送装置の受信側の要部回
路を示す回路図、第4図は、同回路の動作を説明するた
めの波形タイムチャート、第5図は、従来の2重伝送装
置を説明するための概略ブロック図、第6図は、同2重
伝送装置の動作を説明するための波形図である。 1:送信側装置、 2:受信側装置、3・4:伝送路
、 7:OR回路、 10・30:優先回路。 特許出願人 株式会社島津製作所代理人
弁理士 中 村 茂 信第1図 第2図 第4図
Claims (1)
- (1)2装置間を第1と第2の2系統の伝送回路でシリ
アルデータ信号を伝送する2重伝送装置において、 受信装置側に、前記2系統の伝送回路のうち、いずれか
早く入力された系統の信号のみを受信し、他の系統の入
力を禁止する優先回路を備え、常にいずれか一方のみの
伝送回路で受信するようにしたことを特徴とする2重伝
送装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2194213A JPH0479630A (ja) | 1990-07-23 | 1990-07-23 | 2重伝送装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2194213A JPH0479630A (ja) | 1990-07-23 | 1990-07-23 | 2重伝送装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0479630A true JPH0479630A (ja) | 1992-03-13 |
Family
ID=16320835
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2194213A Pending JPH0479630A (ja) | 1990-07-23 | 1990-07-23 | 2重伝送装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0479630A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011097436A (ja) * | 2009-10-30 | 2011-05-12 | Hitachi Ltd | 通信制御装置、モータマルチリレーおよびコントローラ |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6276826A (ja) * | 1985-09-30 | 1987-04-08 | Mitsubishi Electric Corp | 二重化通信回線制御装置 |
-
1990
- 1990-07-23 JP JP2194213A patent/JPH0479630A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6276826A (ja) * | 1985-09-30 | 1987-04-08 | Mitsubishi Electric Corp | 二重化通信回線制御装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011097436A (ja) * | 2009-10-30 | 2011-05-12 | Hitachi Ltd | 通信制御装置、モータマルチリレーおよびコントローラ |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5648972A (en) | V.35 integrated circuit transceiver with diagnostics loopback | |
JPH0479630A (ja) | 2重伝送装置 | |
JPS60236340A (ja) | 通信システム | |
JPH0724400B2 (ja) | 通信システムにおける半二重/単信インタフェース用制御回路 | |
JP3282396B2 (ja) | 信号伝送方法 | |
JP4257995B2 (ja) | 半二重通信制御方式 | |
JPH02270444A (ja) | 2線全二重/半二重切替装置 | |
JPS5823023B2 (ja) | 受信デ−タ信号作成回路 | |
JPS6236412B2 (ja) | ||
JPH04311125A (ja) | 伝送路故障検出回路 | |
JPH0426917Y2 (ja) | ||
JP3160927B2 (ja) | ループ試験回路 | |
JPS61270929A (ja) | ワイヤレス伝送システム | |
JPS60121852A (ja) | 回線監視回路 | |
JPH05314036A (ja) | 通信用インタフェイス装置 | |
JPH0414339A (ja) | 端末装置 | |
JPS6143035A (ja) | 遠方監視制御装置 | |
JPH04181349A (ja) | 送受信バッファの拡張方式 | |
JPH01165233A (ja) | 光中継器 | |
JPH0380748A (ja) | 共通バス系切替方式 | |
JPH0714160B2 (ja) | 遠方監視制御装置 | |
JPS63308418A (ja) | 無線受信装置 | |
JPH0216661A (ja) | データ伝送システムの動作確認方法 | |
JPH04310032A (ja) | ループ伝送路内制御方式 | |
JPH0231539A (ja) | ネットワークの伝送装置 |