JPH0479482B2 - - Google Patents
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- JPH0479482B2 JPH0479482B2 JP62143003A JP14300387A JPH0479482B2 JP H0479482 B2 JPH0479482 B2 JP H0479482B2 JP 62143003 A JP62143003 A JP 62143003A JP 14300387 A JP14300387 A JP 14300387A JP H0479482 B2 JPH0479482 B2 JP H0479482B2
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、オフセツトの発生を抑制した増幅
回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an amplifier circuit that suppresses the occurrence of offset.
従来、オフセツトキヤンセル回路を付加した増
幅回路として特開昭60−38908号「増幅回路」が
ある。
Conventionally, there is an amplifier circuit added with an offset cancel circuit called ``Amplifier Circuit'' in Japanese Patent Application Laid-Open No. 60-38908.
この増幅回路は、第２図に示すように、前段に
差動増幅器２、後段に出力回路４を設置してIC
として構成されるものである。差動増幅器２は、
トランジスタ６，８からなるトランジスタ対を以
て構成され、トランジスタ８が反転入力側、トラ
ンジスタ６が非反転入力側を成す。各トランジス
タ６，８のベースには、端子１０に接続された電
圧源１２をバイアス電源としてトランジスタ６，
８に対応して設置した抵抗１４，１６を以て一定
のバイアス電圧VBが加えられ、増幅すべき入力
信号VINは、トランジスタ６のベースに対して入
力端子１８から加えられるのである。また、各ト
ランジスタ６，８には、定電流源２０によつて得
られた定電流を電流ミラー回路２２を構成するト
ランジスタ２４，２６を通して流す。 As shown in Figure 2, this amplifier circuit is constructed by installing a differential amplifier 2 at the front stage and an output circuit 4 at the rear stage.
It is constructed as follows. The differential amplifier 2 is
It is composed of a transistor pair consisting of transistors 6 and 8, with transistor 8 forming an inverting input side and transistor 6 forming a non-inverting input side. The bases of the transistors 6 and 8 are connected to each other using the voltage source 12 connected to the terminal 10 as a bias power source.
A constant bias voltage V B is applied through resistors 14 and 16 placed corresponding to transistor 8 , and the input signal V IN to be amplified is applied to the base of transistor 6 from input terminal 18 . Further, a constant current obtained by a constant current source 20 is caused to flow through each transistor 6 and 8 through transistors 24 and 26 that constitute a current mirror circuit 22.
定電流源２０による定電流をI1とすると、トラ
ンジスタ２４，２６間のエミツタ面積比が１：
２、トランジスタ２４，２８間のエミツタ面積比
が１：１に設定されているので、トランジスタ２
６には定電流２I1、トランジスタ２８には定電流
I1が流れる。 If the constant current from the constant current source 20 is I1 , the emitter area ratio between the transistors 24 and 26 is 1:
2. Since the emitter area ratio between transistors 24 and 28 is set to 1:1, transistor 2
6 has a constant current 2I 1 , and the transistor 28 has a constant current
I 1 flows.
そして、電流ミラー回路２２のトランジスタ２
８で取り出された定電流I1は、各トランジスタ
６，８に対応するトランジスタ３０に流すことに
よつて、そのベースにトランジスタ６，８のベー
ス電流に対応する定電流を生じさせるのである。
この定電流を電流ミラー回路３２を成すトランジ
スタ３４，３６，３８を通して各トランジスタ
６，８のベースに供給するので、差動増幅器２に
生じるオフセツトが解消されるのである。 Transistor 2 of current mirror circuit 22
The constant current I 1 taken out at step 8 is caused to flow through the transistor 30 corresponding to each transistor 6, 8, thereby generating a constant current corresponding to the base current of the transistor 6, 8 at its base.
Since this constant current is supplied to the bases of the transistors 6 and 8 through the transistors 34, 36, and 38 forming the current mirror circuit 32, the offset occurring in the differential amplifier 2 is eliminated.
ところで、トランジスタ３６，３８に流れる定
電流をそれぞれI2，I3、トランジスタ６，８のベ
ースに流れるベース電流をI4，I5とすると、この
ような増幅回路では、端子４６に加えられた電源
電圧VCCの変化によつて、各トランジスタ６，８
などの出力アドミタンスhpeの影響で、定電流I1，
I2，I3が変化し、ベース電流I4，I5の相殺が不完
全になり、抵抗１４，１６によるオフセツトを変
化させる欠点がある。
By the way, if the constant currents flowing through the transistors 36 and 38 are respectively I 2 and I 3 and the base currents flowing through the bases of the transistors 6 and 8 are I 4 and I 5 , then in such an amplifier circuit, the constant currents applied to the terminal 46 are Depending on the change in the power supply voltage V CC , each transistor 6, 8
Due to the influence of output admittance h pe such as, constant current I 1 ,
There is a drawback that I 2 and I 3 change, the base currents I 4 and I 5 cancel out incompletely, and the offset caused by the resistors 14 and 16 changes.
そこで、この発明は、このような増幅回路にお
いて、電源電圧VCCが変動しても、その影響がオ
フセツトに変化を与えないようにしたものであ
る。 Therefore, the present invention is such that, in such an amplifier circuit, even if the power supply voltage V CC fluctuates, the influence thereof does not change the offset.
この発明の増幅回路は、第１図に示すように、
反転および非反転入力側の各トランジスタ６，８
のベースに抵抗１４，１６を介して一定のバイア
ス電圧VBが加えられる差動増幅器２と、この差
動増幅器２の各トランジスタ６，８に接続された
負荷（電流ミラー回路４４のトランジスタ４０）
に対応する素子（トランジスタ５４）を設置して
差動増幅器２の各トランジスタ６，８と等しいコ
レクタ電位が設置されるとともに、差動増幅器２
の各トランジスタ６，８に流れる動作定電流を基
準にしてトランジスタ６，８のベース電流に対応
した定電流をベースに発生させる第１のトランジ
スタ５２と、第１のトランジスタ５２に発生させ
た定電流を差動増幅器２の各トランジスタ６，８
のベースに流し込む電流ミラー回路５６と、この
電流ミラー回路５６を成す各トランジスタ５８，
６０，６２のコレクタ電位をバイアス電圧VBを
基準にして一定値に設定する第２のトランジスタ
６６とを備えたものである。
As shown in FIG. 1, the amplifier circuit of the present invention has the following features:
Each transistor 6, 8 on the inverting and non-inverting input side
A differential amplifier 2 to which a constant bias voltage V B is applied to the base of the differential amplifier 2 via resistors 14 and 16, and a load (transistor 40 of a current mirror circuit 44) connected to each transistor 6 and 8 of this differential amplifier 2.
By installing an element (transistor 54) corresponding to
A first transistor 52 whose base generates a constant current corresponding to the base current of the transistors 6 and 8 based on the operating constant current flowing through each transistor 6 and 8; and a constant current generated in the first transistor 52. Each transistor 6, 8 of the differential amplifier 2
A current mirror circuit 56 that flows into the base of the current mirror circuit 56, and each transistor 58 forming this current mirror circuit 56,
The second transistor 66 sets the collector potentials of the transistors 60 and 62 to a constant value with reference to the bias voltage VB .
このように構成されたことによつて、差動増幅
器２を構成するトランジスタ６，８のコレクタ電
位と第１のトランジスタ５２のコレクタ電位が等
しく、電流ミラー回路５６の各トランジスタ５
８，６０，６２のコレクタ電位がバイアス電圧
VBを基準にして設定されて差動増幅器２の各ト
ランジスタ６，８のベース電位と等しく設定され
るので、電源電圧VCCの変動による出力アドミタ
ンスhpeの影響が等しくなり、電源電圧VCCの変動
に対してオフセツトが一定になる。
With this configuration, the collector potentials of the transistors 6 and 8 constituting the differential amplifier 2 are equal to the collector potential of the first transistor 52, and each transistor 5 of the current mirror circuit 56
The collector potential of 8, 60, and 62 is the bias voltage
Since it is set based on V B and is set equal to the base potential of each transistor 6 and 8 of the differential amplifier 2, the influence of the output admittance h pe due to fluctuations in the power supply voltage V CC is equalized, and the power supply voltage V CC The offset remains constant despite fluctuations in .
第１図は、この発明の増幅回路の実施例を示
す。
FIG. 1 shows an embodiment of the amplifier circuit of the present invention.
この増幅回路は、前段に差動増幅器２、後段に
出力回路４を設置して直流増幅器を構成したもの
である。差動増幅器２は、エミツタを共通にした
トランジスタ６，８からなるトランジスタ対のコ
レクタ側に負荷としてトランジスタ４０，４２か
らなる電流ミラー回路４４が設置されている。そ
して、トランジスタ６，４２の各コレクタには、
出力回路４のトランジスタ６８のベースが接続さ
れ、トランジスタ６８のエミツタには電源電圧
VCCが加えられている。したがつて、トランジス
タ６，８のコレクタ電位は、ダイオード接続され
たトランジスタ４０およびトランジスタ６８のベ
ース・エミツタ間を通して設定され、電源端子４
６に加えられた電源電圧VCCからダイオード電圧
VFを減算した電圧値（VCC−VF）に設定される。
そして、各トランジスタ６，８のベースには、抵
抗１４，１６を通してバイアス端子１０から電圧
源１２によつて一定のバイアス電圧VBが設定さ
れ、非反転入力側のトランジスタ６のベースに
は、入力端子１８を通して入力信号VINが加えら
れ、反転入力側のトランジスタ８のベースには出
力回路４の出力点から抵抗４８を通して出力信号
VOUTが帰還される。電圧源１２の負側は、接地
端子５０を通して接地される増幅回路の基準電位
側に接続されている。 This amplifier circuit has a differential amplifier 2 at the front stage and an output circuit 4 at the rear stage to form a DC amplifier. In the differential amplifier 2, a current mirror circuit 44 made up of transistors 40 and 42 is installed as a load on the collector side of a pair of transistors made up of transistors 6 and 8 having a common emitter. The collectors of transistors 6 and 42 each have
The base of the transistor 68 of the output circuit 4 is connected, and the emitter of the transistor 68 is connected to the power supply voltage.
V CC has been added. Therefore, the collector potential of transistors 6 and 8 is set across the base and emitters of diode-connected transistor 40 and transistor 68, and
Diode voltage from supply voltage V CC applied to 6
It is set to the voltage value (V CC - V F ) obtained by subtracting V F.
A constant bias voltage V B is set at the base of each transistor 6, 8 by a voltage source 12 from a bias terminal 10 through resistors 14, 16, and a constant bias voltage V B is set at the base of transistor 6 on the non-inverting input side. The input signal V IN is applied through the terminal 18, and the output signal is applied to the base of the transistor 8 on the inverting input side from the output point of the output circuit 4 through the resistor 48.
V OUT is fed back. The negative side of the voltage source 12 is connected to the reference potential side of the amplifier circuit which is grounded through the ground terminal 50.
そして、差動増幅器２の各トランジスタ６，８
の動作電流には、定電流源２０に発生させた定電
流Ｉが電流ミラー回路２２のトランジスタ２４，
２６を通して与えられ、トランジスタ２８によつ
て差動増幅器２の動作電流２Ｉに対応した定電流
Ｉを取り出す。 Then, each transistor 6, 8 of the differential amplifier 2
For the operating current, the constant current I generated in the constant current source 20 is connected to the transistor 24 of the current mirror circuit 22,
A constant current I corresponding to the operating current 2I of the differential amplifier 2 is taken out by the transistor 28.
トランジスタ２８によつて取り出された定電流
Ｉは、各トランジスタ６，８に対応する第１のト
ランジスタとして設けられたトランジスタ５２に
流し、定電流Ｉの１／β（βはトランジスタ５２
の電流増幅率）の定電流Ｉ／βを発生させる。す
なわち、この定電流Ｉ／βは、トランジスタ６，
８のベース電流に対応する。 The constant current I taken out by the transistor 28 is passed through a transistor 52 provided as a first transistor corresponding to each transistor 6, 8, and 1/β of the constant current I (β is the transistor 52
A constant current I/β of (current amplification factor) is generated. That is, this constant current I/β is
It corresponds to a base current of 8.
トランジスタ５２のコレクタ側には、各トラン
ジスタ６，８の負荷として設置されたトランジス
タ４０に対応した素子としてダイオード接続され
たトランジスタ５４が接続され、そのコレクタ電
位が各トランジスタ６，８と等しい電位に設定さ
れている。 A diode-connected transistor 54 is connected to the collector side of the transistor 52 as an element corresponding to the transistor 40 installed as a load for each transistor 6, 8, and its collector potential is set to the same potential as each transistor 6, 8. has been done.
そして、トランジスタ５２のベースに流れる定
電流Ｉ／βは、電流ミラー回路５６のトランジス
タ５８，６０，６２によつて各トランジスタ６，
８のベースに加えられる。電流ミラー回路５６の
各トランジスタ５８〜６２のエミツタは共通に接
続されて抵抗６４を通して電源電圧VCCが加えら
れているとともに、そのエミツタと基準電位ライ
ンとの間に第２のトランジスタとしてPNP型の
トランジスタ６６が接続されている。すなわち、
トランジスタ６６のベースは、電圧源１２によつ
てバイアス電圧VBに設定されているから、各ト
ランジスタ５８〜６２のエミツタ電位は、トラン
ジスタ６６のベース・エミツタ間電圧、すなわ
ち、ダイオード電圧VFだけバイアス電圧VBより
高い電圧（VB＋VF）に設定されている。したが
つて、各トランジスタ５８〜６２のベース電位
は、その電圧（VB＋VF）からの自らのベース・
エミツタ間電圧であるダイオード電圧VFを減じ
た値VBとなる。 The constant current I/β flowing to the base of the transistor 52 is controlled by the transistors 58, 60, 62 of the current mirror circuit 56.
Added to the base of 8. The emitters of each of the transistors 58 to 62 of the current mirror circuit 56 are connected in common and a power supply voltage V CC is applied through a resistor 64, and a PNP type transistor is connected between the emitter and the reference potential line as a second transistor. A transistor 66 is connected. That is,
Since the base of the transistor 66 is set to the bias voltage V B by the voltage source 12, the emitter potential of each transistor 58 to 62 is biased by the base-emitter voltage of the transistor 66, that is, the diode voltage V F. The voltage is set to a voltage higher than voltage V B (V B + V F ). Therefore, the base potential of each transistor 58-62 is its own base potential from that voltage (V B +V F ).
The value VB is obtained by subtracting the diode voltage VF , which is the emitter voltage.
このように構成すると、トランジスタ６，８，
４０，４２，５２のコレクタ電位、トランジスタ
５８，６０，６２のコレクタ電位は等しくなり、
また、トランジスタ２６，２８のコレクタ電位が
等しくなるので、電源電圧VCCに依存しない。こ
の結果、電源電圧VCCの変動による各トランジス
タ６，８……の出力アドミタンスhpeの影響が相
殺され、電源電圧VCCが変動しても、抵抗１４，
１６によるオフセツトがその変動の影響を受ける
ことなく、一定となる。 With this configuration, transistors 6, 8,
The collector potentials of transistors 40, 42, and 52 and the collector potentials of transistors 58, 60, and 62 become equal.
Furthermore, since the collector potentials of the transistors 26 and 28 are equal, they do not depend on the power supply voltage V CC . As a result, the influence of the output admittance h pe of each transistor 6, 8... due to fluctuations in the power supply voltage V CC is canceled out, and even if the power supply voltage V CC fluctuates, the resistors 14, 8...
The offset due to 16 remains constant without being affected by the fluctuation.
このように構成された増幅回路をICで実現し
た場合、各トランジスタの整合性が良好になるの
で、このようなオフセツトキヤンセル効果はより
高くなる。 When an amplifier circuit configured in this manner is implemented using an IC, the matching of each transistor becomes better, so that the offset cancel effect becomes even higher.
そして、入力端子１８に加えられた入力信号
VINは、差動増幅器２によつて増幅される。差動
増幅器２の出力は、トランジスタ６，４２のコレ
クタ側から取り出され、トランジスタ６８，７
０，７２、ダイオード７４，７６および定電流源
７８からなる出力回路４に加えられて増幅され、
その増幅出力が出力端子８０から出力信号VOUT
として取り出されるのである。 Then, the input signal applied to the input terminal 18
V IN is amplified by differential amplifier 2. The output of the differential amplifier 2 is taken out from the collector side of the transistors 6 and 42, and is taken out from the collector side of the transistors 68 and 7.
0,72, diodes 74, 76, and a constant current source 78, and is added to the output circuit 4 and amplified.
The amplified output is output from the output terminal 80 as an output signal V OUT
It is extracted as.
この発明によれば、電源電圧の変動によるトラ
ンジスタの出力アドミタンスhpeの影響を相殺す
ることができ、電源電圧の変動によるオフセツト
の変化を回避でき、安定した出力を取り出すこと
ができる。
According to the present invention, it is possible to cancel out the influence of the output admittance hpe of the transistor due to fluctuations in the power supply voltage, it is possible to avoid changes in offset due to fluctuations in the power supply voltage, and it is possible to obtain a stable output.
第１図はこの発明の増幅回路の実施例を示す回
路図、第２図は従来の増幅回路を示す回路図であ
る。
２……差動増幅器、６，８……トランジスタ、
１２……電圧源、１４，１６……抵抗、４４……
電流ミラー回路（負荷）、５２……トランジスタ
（第１のトランジスタ）、５４……トランジスタ
（素子）、５６……電流ミラー回路、５８，６０，
６２……トランジスタ、６６……トランジスタ
（第２のトランジスタ）。
FIG. 1 is a circuit diagram showing an embodiment of the amplifier circuit of the present invention, and FIG. 2 is a circuit diagram showing a conventional amplifier circuit. 2... Differential amplifier, 6, 8... Transistor,
12... Voltage source, 14, 16... Resistor, 44...
Current mirror circuit (load), 52...Transistor (first transistor), 54...Transistor (element), 56...Current mirror circuit, 58, 60,
62...Transistor, 66...Transistor (second transistor).
Claims (1)
ベースに抵抗を介して一定のバイアス電圧が加え
られる差動増幅器と、 この差動増幅器の各トランジスタに接続された
負荷に対応した素子を設置して差動増幅器の各ト
ランジスタと等しいコレクタ電位が設定されると
ともに、差動増幅器の各トランジスタに流れる動
作電流を基準にして前記トランジスタのベース電
流に対応した定電流をベースに発生させる第１の
トランジスタと、 この第１のトランジスタに発生させた定電流を
各差動増幅器の各トランジスタのベースに流し込
む電流ミラー回路と、 この電流ミラー回路を成す各トランジスタのコ
レクタ電位をバイアス電圧を基準にして一定値に
設定する第２のトランジスタとを備えた増幅回
路。[Claims] 1. A differential amplifier in which a constant bias voltage is applied to the bases of each transistor on the inverting and non-inverting input sides via a resistor, and a load corresponding to the load connected to each transistor of this differential amplifier. By installing the element, a collector potential equal to that of each transistor of the differential amplifier is set, and a constant current corresponding to the base current of the transistor is generated based on the operating current flowing through each transistor of the differential amplifier. a first transistor; a current mirror circuit that flows the constant current generated in the first transistor into the base of each transistor of each differential amplifier; and a bias voltage that is referenced to the collector potential of each transistor forming the current mirror circuit. and a second transistor for setting the voltage to a constant value.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62143003A JPS63306705A (en) | 1987-06-08 | 1987-06-08 | Amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62143003A JPS63306705A (en) | 1987-06-08 | 1987-06-08 | Amplifier circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63306705A JPS63306705A (en) | 1988-12-14 |
| JPH0479482B2 true JPH0479482B2 (en) | 1992-12-16 |
Family
ID=15328689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62143003A Granted JPS63306705A (en) | 1987-06-08 | 1987-06-08 | Amplifier circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63306705A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940002107B1 (en) * | 1991-12-13 | 1994-03-17 | 재단법인 한국전자통신연구소 | Base current compensation circuit |
-
1987
- 1987-06-08 JP JP62143003A patent/JPS63306705A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63306705A (en) | 1988-12-14 |
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