JPH0478910A - Electronic device - Google Patents
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- JPH0478910A JPH0478910A JP2192197A JP19219790A JPH0478910A JP H0478910 A JPH0478910 A JP H0478910A JP 2192197 A JP2192197 A JP 2192197A JP 19219790 A JP19219790 A JP 19219790A JP H0478910 A JPH0478910 A JP H0478910A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路の電源電圧の変動時におけ
る誤動作対策に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to measures against malfunction of a semiconductor integrated circuit when the power supply voltage fluctuates.
従来の電子装置としては、例えば第５図に示したような
ものがある。第５図は、半導体集積回路内に形成された
電圧監視回路およびリセット出力回路を示した図である
（実開昭５７−１２４３９参照）。As a conventional electronic device, there is one shown in FIG. 5, for example. FIG. 5 is a diagram showing a voltage monitoring circuit and a reset output circuit formed in a semiconductor integrated circuit (see Utility Model Application Publication No. 57-12439).
第５図において、１０１は半導体集積回路駆動用の定電
圧Ｖｄｄの入力端子、１０２はバッテリ電圧Ｖ ｂａｔ
の入力端子である。In FIG. 5, 101 is an input terminal for a constant voltage Vdd for driving a semiconductor integrated circuit, and 102 is a battery voltage V bat
This is the input terminal of
入力端子１０１とグランドの間には、抵抗１０３．１０
４が直列に接続され、抵抗１０３゜１０４により定電圧
Ｖｄｄが分圧された電圧Ｖ＋がコンパレータ１０５の子
端子へ入力されている。A resistor 103.10 is connected between the input terminal 101 and the ground.
4 are connected in series, and a voltage V+ obtained by dividing the constant voltage Vdd by resistors 103 and 104 is input to a child terminal of a comparator 105.
入力端子１０２とグランドの間には、抵抗１０６．１０
７が直列に接続され、抵抗１０６゜１０７によりバッテ
リ電圧ｙｂａｔが分圧された電圧Ｖ−がコンパレータ１
０５の一端子へ入力されている。A resistor 106.10 is connected between the input terminal 102 and the ground.
7 are connected in series, and the voltage V- obtained by dividing the battery voltage ybat by the resistors 106 and 107 is applied to the comparator 1.
It is input to one terminal of 05.
コンパレータ１０５の出力信号は、カウンタ１０８のリ
セット端子Ｒへ入力されると共に、ラッチ回路１０９の
リセツ１へ端子Ｒへ入力される。The output signal of the comparator 105 is input to the reset terminal R of the counter 108, and is also input to the reset terminal R of the latch circuit 109.
なお、カウンタ１０８には、半導体集積回路内で用いら
れるクロック信号がｃｋ端子へ入力され、リセット信号
の長さを設定している。そして、カウンタ１０８の出力
信号は、ラッチ回路１０９のセット端子Ｓへ入力される
。Note that a clock signal used within the semiconductor integrated circuit is input to the ck terminal of the counter 108 to set the length of the reset signal. The output signal of the counter 108 is then input to the set terminal S of the latch circuit 109.
また、１１０は半導体集積回路の内部回路（図示せず）
の入力（または出力）端子である。通常、入力（または
出力）端子１１０には、サージなどの過大な電圧の入力
から内部回路を保護するために過電圧保護用ダイオード
１１１．１１２が接続されている。Further, 110 is an internal circuit (not shown) of the semiconductor integrated circuit.
is the input (or output) terminal of Normally, overvoltage protection diodes 111 and 112 are connected to the input (or output) terminal 110 in order to protect the internal circuit from excessive voltage input such as a surge.
次に、この従来の電子装置の動作を第５図および第６図
に基づいて説明する。第６図は、この従来の電子装置の
動作説明図である。Next, the operation of this conventional electronic device will be explained based on FIGS. 5 and 6. FIG. 6 is an explanatory diagram of the operation of this conventional electronic device.
例えば１２ボルトのバッテリ電圧Ｖｂａｔが定電圧回路
（図示せず）へ供給されると、定電圧回路は、５ボルト
の定電圧Ｖｄｄを発生する。この定電圧Ｖｄｄおよびバ
ッテリ電圧Ｖ ｂａｔが、それぞれ第６図に示したよう
に正常に入力端子１０１゜１０２へ供給されると、次の
ような動作をする。For example, when a battery voltage Vbat of 12 volts is supplied to a constant voltage circuit (not shown), the constant voltage circuit generates a constant voltage Vdd of 5 volts. When the constant voltage Vdd and the battery voltage Vbat are normally supplied to the input terminals 101 and 102, respectively, as shown in FIG. 6, the following operations occur.
定電圧Ｖｄｄを抵抗１０３．１０４により分圧した電圧
Ｖ＋と、バッテリ電圧Ｖ ｂａｔを抵抗１０６゜１０７
により分圧した電圧■−が、それぞれコンパレータ１０
５の子端子および一端子へ入力される。The voltage V+ obtained by dividing the constant voltage Vdd by the resistors 103 and 104 and the battery voltage V bat are divided by the resistors 106 and 107.
The voltage ■- divided by the comparator 10
It is input to the child terminal of No. 5 and one terminal.
分圧した電圧■。、■−の関係が、■。＜Ｖ−となるよ
うに抵抗１０３，１０４，１０６゜１０７の値を設定し
であるために、コンパレータ１０５の出力信号は、′０
”となる。したがって、カウンタ１０８のリセットが解
除され、カウント・アップを始める。カウンタ１０８の
出力信号は、所定の時間Ｔ１が経過すると”１”となり
、ラッチ回路１０９をセットする。このため、ラッチ回
路１０９の出力信号ＲＥＳが”１”となり、半導体集積
回路の内部回路（図示せず）へのリセット信号が解除さ
れ、半導体集積回路が正常の動作をする。ただし、ラッ
チ回路１０９は、電源電圧が供給されてからセットある
いはリセット信号が入力されるまでＯ”を出力するもの
とする。Divided voltage■. ,■-The relationship is ■. Since the values of the resistors 103, 104, 106°107 are set so that <V-, the output signal of the comparator 105 is '0'.
”. Therefore, the reset of the counter 108 is released and it starts counting up. When the predetermined time T1 elapses, the output signal of the counter 108 becomes "1" and sets the latch circuit 109. Therefore, the latch circuit 109 is set. The output signal RES of the circuit 109 becomes "1", the reset signal to the internal circuit (not shown) of the semiconductor integrated circuit is released, and the semiconductor integrated circuit operates normally.However, the latch circuit 109 It is assumed that the output signal O'' is output from the time the signal is supplied until the set or reset signal is input.
ここで、例えばバッテリ電圧Ｖｂａｔが、定電圧Ｖｄｄ
（５ボルト）近傍まで低下した場合、第６図（ａ）に示
したように、コンパレータ１０５の子端子の電圧■やと
コンパレータ１０５の一端子の電圧Ｖ−との関係が逆転
する。したがって、コンパレータ１０５の出力信号は、
ＩＩ Ｉ ＩＩとなって、カウンタ１０８がリセットさ
れると共に、ラッチ回路１０９がリセットされる。この
ため、ラッチ回路１０９の出力信号ＲＥＳは、”０″と
なり、半導体集積回路の内部回路にリセットがかけられ
る。Here, for example, the battery voltage Vbat is the constant voltage Vdd
(5 volts), the relationship between the voltage (2) at the child terminal of the comparator 105 and the voltage V- at one terminal of the comparator 105 is reversed, as shown in FIG. 6(a). Therefore, the output signal of comparator 105 is
II I II, the counter 108 is reset, and the latch circuit 109 is also reset. Therefore, the output signal RES of the latch circuit 109 becomes "0", and the internal circuit of the semiconductor integrated circuit is reset.
また、バッテリ電圧Ｖ ｂａｔが正常に戻った場合、第
６図（ａ）に示したように、コンパレータ１０５の子端
子の電圧Ｖ＋とコンパレータ１０５の一端子の電圧Ｖ−
との関係は、上記のごとき正常時の関係（Ｖ、＜Ｖ−）
となる。したがって、上記のごとく半導体集積回路の内
部回路へのリセットが解除される。Furthermore, when the battery voltage V bat returns to normal, as shown in FIG.
The relationship with is the normal relationship as shown above (V, <V-)
becomes. Therefore, the reset to the internal circuit of the semiconductor integrated circuit is released as described above.
上記のように、バッテリ電圧Ｖ ｂａｔが低下した場合
に、半導体集積回路の内部回路ヘリセットをかけて初期
状態へ戻すことによって、半導体集積回路の暴走を防止
することができる。As described above, when the battery voltage V bat decreases, the semiconductor integrated circuit can be prevented from running out of control by restoring the internal circuit of the semiconductor integrated circuit and returning it to its initial state.
しかしながら、上述した従来の電子装置にあっては、外
部からのノイズ例えばサージ電圧が入力（または出力）
端子１１０へ入力されると、必要もないのに半導体集積
回路にリセットがかけられてしまうという問題点があっ
た。However, in the above-mentioned conventional electronic devices, external noise such as surge voltage cannot be input (or output).
When the signal is input to the terminal 110, there is a problem in that the semiconductor integrated circuit is reset even though it is not necessary.
すなわち、入力（または出力）端子１１０へ正のサージ
が入力されると、過電圧保護用ダイオード１１１を介し
て半導体基板へ基板電流が流れる。That is, when a positive surge is input to the input (or output) terminal 110, a substrate current flows to the semiconductor substrate via the overvoltage protection diode 111.
このため、第６図（ｂ）のＴ２ 、Ｔ３に示したように
定電圧Ｖｄｄは、通常定電圧回路（図示せず）が発生す
る電圧よりも引き上げられてしまう。Therefore, as shown at T2 and T3 in FIG. 6(b), the constant voltage Vdd is raised higher than the voltage normally generated by a constant voltage circuit (not shown).
したがって、コンパレータ１０５の子端子の電圧Ｖ＋も
上昇して、コンパレータ１０５の一端子の電圧Ｖ−より
＾くなり、コンパレータ１０５の出力が１”となる。こ
のため、バッテリ電圧Ｖｂａｔが正常であっても、バッ
テリ電圧ｙｂａｔが低下した場合と同様に、ラッチ回路
１０９の出力信号ＲＥＳは、第６図（ｂ）のｒ２．ｒ３
に示すように”Ｏ”となり、半導体集積回路にリセット
がかけられてしまう。Therefore, the voltage V+ at the child terminal of the comparator 105 also rises and becomes lower than the voltage V- at one terminal of the comparator 105, and the output of the comparator 105 becomes 1''. Therefore, the battery voltage Vbat is normal. Similarly to the case where the battery voltage ybat decreases, the output signal RES of the latch circuit 109 changes to r2.r3 in FIG. 6(b).
As shown in the figure, it becomes "O" and the semiconductor integrated circuit is reset.
この発明は、上記のごとき問題点を解決するためになさ
れたものであり、サージなどの印加により不必要なリセ
ット信号を出力しない電子装置を提供することを目的と
している。The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to provide an electronic device that does not output unnecessary reset signals due to the application of surges or the like.
この発明は、上記のごとき目的を解決するためになされ
たものである。論理回路などの内部回路を具備した半導
体集積回路と、所定の電圧を供給する電源と、該電源の
出力電圧から半導体集積回路を駆動するための電圧を生
成する定電圧回路と、電源の出力電圧と定電圧回路の出
力電圧とを比較することにより電源の出力電圧の低下を
検出する電圧監視回路と、該電圧監視回路が前記電源の
出力電圧の低下を検出した場合にリセット信号を内部回
路へ出力するリセット出力回路と、半導体集積回路に印
加されたサージを検出するサージ検出回路と、該サージ
検出回路がサージを検出した場合にリセット信号の出力
を禁止させるリセット禁止回路とを具備し、かつ電圧監
視回路とリセット出力回路とサージ検出回路およびリセ
ット禁止回路が前記半導体集積回路と同一基板内に形成
されている構成の電子装置とした。This invention has been made to solve the above objects. A semiconductor integrated circuit equipped with internal circuits such as logic circuits, a power supply that supplies a predetermined voltage, a constant voltage circuit that generates a voltage for driving the semiconductor integrated circuit from the output voltage of the power supply, and an output voltage of the power supply. a voltage monitoring circuit that detects a drop in the output voltage of the power supply by comparing the output voltage of the power supply with the output voltage of the constant voltage circuit; and a voltage monitoring circuit that sends a reset signal to an internal circuit when the voltage monitoring circuit detects a drop in the output voltage of the power supply. A reset output circuit that outputs a reset signal, a surge detection circuit that detects a surge applied to a semiconductor integrated circuit, and a reset prohibition circuit that inhibits output of a reset signal when the surge detection circuit detects a surge, and The electronic device has a configuration in which a voltage monitoring circuit, a reset output circuit, a surge detection circuit, and a reset prohibition circuit are formed on the same substrate as the semiconductor integrated circuit.
例えば半導体集積回路にサージが印加されると、半導体
基板内の電圧が変動するために、電圧監視回路は、供給
された電源電圧の低下を検出し、リセット出力回路ヘリ
セット信号の出力を要求する。For example, when a surge is applied to a semiconductor integrated circuit, the voltage within the semiconductor substrate fluctuates, so the voltage monitoring circuit detects a drop in the supplied power supply voltage and requests the reset output circuit to output a reset signal. .
一方、サージ検出回路は、半導体集積回路に印加された
サージを検出し、リセット禁止回路がリセット信号の出
力禁止を指示する。このため、リセット出力回路がリセ
ット信号を出力しなくなる。On the other hand, the surge detection circuit detects a surge applied to the semiconductor integrated circuit, and the reset prohibition circuit instructs to prohibit output of a reset signal. Therefore, the reset output circuit no longer outputs the reset signal.
したがって、サージの印加によって、半導体集積回路の
内部回路がリセットされることを防止する。Therefore, the internal circuit of the semiconductor integrated circuit is prevented from being reset due to the application of a surge.
以下、この発明を具体的な実施例に基づいて説明する。 The present invention will be described below based on specific examples.
第１図は、この発明の一実施例を示す図であり、半導体
集積回路内に形成された電圧監視回路、リセット出力回
路、サージ検出回路および前記リセット禁止回路を示し
た図である。FIG. 1 is a diagram showing an embodiment of the present invention, and is a diagram showing a voltage monitoring circuit, a reset output circuit, a surge detection circuit, and the reset prohibition circuit formed in a semiconductor integrated circuit.
まず、この実施例の構成を説明する。第１図において、
１０１は半導体集積回路駆動用の定電圧Ｖｄｄの入力端
子、１０２はバッテリ電圧Ｖｂａｔの入力端子である。First, the configuration of this embodiment will be explained. In Figure 1,
101 is an input terminal for a constant voltage Vdd for driving a semiconductor integrated circuit, and 102 is an input terminal for a battery voltage Vbat.
この入力端子１０１，１０２には、抵抗１０３，１０４
，１０６，１０７およびコンパレータ１０５よりなる電
圧監視回路が接続されている。さらに、入力端子１０１
は、半導体集積回路の内部回路（図示せず）の電源ライ
ンに接続されている。These input terminals 101 and 102 have resistors 103 and 104.
, 106, 107 and a comparator 105 are connected thereto. Furthermore, input terminal 101
is connected to a power supply line of an internal circuit (not shown) of the semiconductor integrated circuit.
抵抗１０３，１０４は、入力端子１０１とグランドの間
に直列に接続され、抵抗１０３，１０４により定電圧Ｖ
ｄｄが分圧された電圧■やがコンパレータ１０５の子端
子へ入力されている。The resistors 103 and 104 are connected in series between the input terminal 101 and the ground, and the resistors 103 and 104 provide a constant voltage V.
A voltage (2) obtained by dividing dd is input to a child terminal of the comparator 105.
抵抗１０６．１０７は、入力端子１０２とグランドの間
に直列に接続され、抵抗１０６．１０７によりバッテリ
電圧Ｖ ｂａｔが分圧された電圧Ｖがコンパレータ１０
５の一端子へ入力されている。The resistors 106 and 107 are connected in series between the input terminal 102 and the ground, and the voltage V obtained by dividing the battery voltage V bat by the resistors 106 and 107 is applied to the comparator 10.
It is input to one terminal of 5.
また、１１３はサージ検出回路である。このサージ検出
回路１１３の出力信号と、電源監視回路の出力信号であ
るコンパレータ１０５の出力信号は、リセット禁止回路
である２人力ＡＮＤ回路１１４の入力端子へ入力されて
いる。そして、２人力ＡＮＤ回路１１４の出力信号は、
カウンタ１０８のリセット端子Ｒへ入力されると共に、
ラッチ回路１０９のリセット端子Ｒへ入力される。Further, 113 is a surge detection circuit. The output signal of the surge detection circuit 113 and the output signal of the comparator 105, which is the output signal of the power supply monitoring circuit, are input to the input terminal of a two-man power AND circuit 114, which is a reset prohibition circuit. The output signal of the two-man power AND circuit 114 is
It is input to the reset terminal R of the counter 108, and
It is input to the reset terminal R of the latch circuit 109.
なお、カウンタ１０８とラッチ回路１０９がリセット出
力回路を形成しており、カウンタ１０８には、半導体集
積回路内で用いられるクロック信号がｃｋ端子へ入力さ
れ、リセット信号の長さを設定している。そして、カウ
ンタ１０８の出力信号は、ラッチ回路１０９のセット端
子Ｓへ入力される。Note that the counter 108 and the latch circuit 109 form a reset output circuit, and a clock signal used in the semiconductor integrated circuit is input to the ck terminal of the counter 108 to set the length of the reset signal. The output signal of the counter 108 is then input to the set terminal S of the latch circuit 109.
また、１１０は半導体集積回路の内部回路（図示せず）
の入力（または出力）端子である。通常、入力（または
出力）端子１１０には、サージなどの過大な電圧の入力
から内部回路を保護するために過電圧保護用ダイオード
１１１，１１２が接続されている。Further, 110 is an internal circuit (not shown) of the semiconductor integrated circuit.
is the input (or output) terminal of Normally, overvoltage protection diodes 111 and 112 are connected to the input (or output) terminal 110 in order to protect the internal circuit from excessive voltage input such as a surge.
第２図は、サージ検出回路１１３の回路構成の１実施例
を示す図であり、半導体集積回路と同一の基板内に形成
されたものの一部の断面図である。FIG. 2 is a diagram showing one embodiment of the circuit configuration of the surge detection circuit 113, and is a sectional view of a part of the circuit formed in the same substrate as the semiconductor integrated circuit.
第２図において、２０１はＮ形半導体基板（以下Ｎ ｓ
ｕｂと記す）であり、２０２．２０３はＰ形つェル（以
下ｐｗｅ＋＋と記す）である。また、２０４〜２０８は
Ｐ形不純物領域であり、２０９゜２１０．２１１はＮ形
不純物領域であり、２１２゜２１３はゲート電極である
。In FIG. 2, 201 is an N-type semiconductor substrate (hereinafter Ns
202.203 is a P-type well (hereinafter referred to as pwe++). Further, 204 to 208 are P-type impurity regions, 209°210, 211 are N-type impurity regions, and 212°213 is a gate electrode.
Ｐ形不純物領域２０８は、Ｐｗｅｌ１２０３へグランド
電位を与えるためのものであり、Ｎ形不純物領［２０９
は、Ｎ５ｕｂ２０１へ定電圧Ｖ ｄｄ（７）電位を与え
るためのものである。The P-type impurity region 208 is for providing a ground potential to the Pwel 1203, and the N-type impurity region [209
is for applying a constant voltage V dd (7) potential to the N5ub201.
また、Ｐ形不純物領域２０４とＮ５ｕｂ２０１とのＰＮ
接合が、入力（または出力）端子１１０に設けられた過
電圧保護用ダイオード１１１を形成している。そして、
Ｐ形不純物領域２０６゜２０７およびゲート電極２１２
よりなるＰ形ＭＯ８と、Ｎ形不純物領域２１０，２１１
およびゲート電極２１３よりなるＮ形ＭＯ３とは、半導
体集積回路の内部回路を構成している。Furthermore, the PN between the P-type impurity region 204 and the N5ub 201 is
The junction forms an overvoltage protection diode 111 provided at the input (or output) terminal 110. and,
P-type impurity regions 206° 207 and gate electrode 212
P-type MO8 and N-type impurity regions 210 and 211
The N-type MO3 composed of the gate electrode 213 and the gate electrode 213 constitute an internal circuit of the semiconductor integrated circuit.
次に、上記のサージ検出回路について説明する。Next, the above surge detection circuit will be explained.
ｐｗｅｌ１２０２およびＰ形不純物領域２０５は、正の
サージが入力（または出力）端子１１０に印加されたと
きに、Ｐ形不純物領［２０４を介してＮ５ｕｂ２０１へ
注入されたホールキャリアを吸収するためのものである
。この吸収されたホールキャリアは、抵抗２１４を介し
てグランドへ流れ込む。このため、抵抗２１４に発生す
る電圧降下をインバータ回路２１５で検出することで、
サージが印加れたか否かが検出できる。The pwel 1202 and the P-type impurity region 205 are for absorbing hole carriers injected into the N5ub 201 through the P-type impurity region [204] when a positive surge is applied to the input (or output) terminal 110. be. This absorbed hole carrier flows into ground via the resistor 214. Therefore, by detecting the voltage drop occurring across the resistor 214 with the inverter circuit 215,
It is possible to detect whether a surge has been applied.
なお、サージの印加によってＮ５ｕｂ２０１へ注入され
る電流（ホールキャリア）は、数十ｍＡ程度であり、Ｐ
形不純物領域２０４−Ｎ２Ｏ４−Ｎ５ｕｂ２０１Ｐ ０
２で寄生的に形成されるラテラルＰＮＰＩ−ランジスタ
の電流増幅率”ｆｅは、非常に小さい（一般に、１０−
３以下である）。したがって、十分なサージ検出感度を
得るためには、抵抗２１４の値は、大きく（例えば５０
０にΩ以上）する必要がある。Note that the current (hole carriers) injected into the N5ub201 due to the application of the surge is about several tens of mA, and the
type impurity region 204-N2O4-N5ub201P 0
The current amplification factor "fe" of the lateral PNPI-transistor which is formed parasitically at 2 is very small (generally 10-
3 or less). Therefore, in order to obtain sufficient surge detection sensitivity, the value of the resistor 214 should be large (for example, 50
Ω or more).
さらに、サージ検出感度を高めるためのレイアウト上で
の方法には、次に示したような方法がある。まず１つ目
の方法には、Ｎ５ｕｂ２０１へ注入されたホールキャリ
アをＰｗｅｌ１２０２へ確実に吸収させるために、第３
図に示したように過電圧保護用ダイオード１１１を取り
囲むようにｐｗａｌ１２０２を形成する。２つ目の方法
は、Ｎ５ｕｂ２０１へ注入されたホールキャリアは、か
なりの深さまで注入されるために、Ｐｗｅｌ１２０２を
深く形成する。Further, as layout methods for increasing surge detection sensitivity, there are the following methods. In the first method, in order to ensure that hole carriers injected into N5ub201 are absorbed into Pwel1202, a third
As shown in the figure, a pwal 1202 is formed to surround the overvoltage protection diode 111. The second method is to form the Pwel 1202 deep because the hole carriers injected into the N5ub 201 are injected to a considerable depth.
第３図は、半導体基板内に置けるサージ検出回路の配置
を示した図である。FIG. 3 is a diagram showing the arrangement of a surge detection circuit that can be placed within a semiconductor substrate.
過電圧保護用ダイオード１１１．１１２が接続された入
力（または出力）端子１１０が、半導体基板の周辺部に
複数配置されている。そして、各入力（または出力）端
子１１０毎に過電圧保護用ダイオード１１１の近傍には
、ホールキャリア吸収用のＰｗｅｌ１２０２が形成され
ている。これらのホールキャリア吸収用のＰｗｅｌ１２
０２は、共通に抵抗２１４およびインバータ回路２１５
へ接続されている。A plurality of input (or output) terminals 110 to which overvoltage protection diodes 111 and 112 are connected are arranged around the semiconductor substrate. A Pwel 1202 for absorbing hole carriers is formed near the overvoltage protection diode 111 for each input (or output) terminal 110. Pwel12 for absorbing these hole carriers
02 is a resistor 214 and an inverter circuit 215 in common.
connected to.
次に、このリセットタイマ回路の動作を第１図〜第３図
に基づいて説明する。Next, the operation of this reset timer circuit will be explained based on FIGS. 1 to 3.
通常（サージが印加されていない場合）は、サージ検出
回路１１３の出力信号が”１″であるために、前述した
従来のリセットタイマ回路の動作と同じ動作をする。よ
って、ここでは電源電圧が低下した場合の説明を省略し
、サージが印加された場合の動作について説明する。Normally (when no surge is applied), the output signal of the surge detection circuit 113 is "1", so the circuit operates in the same manner as the conventional reset timer circuit described above. Therefore, a description of the case where the power supply voltage drops is omitted here, and the operation when a surge is applied will be described.
例えば定電圧Ｖｄｄより高電圧の正のサージが、入力（
または出力）端子１１０へ印加されると、過電圧保護用
ダイオード１１１を介して半導体集積回路の電源側へサ
ージ電流が流れて、定電圧Ｖｄｄが引き上げられる。For example, if a positive surge with a voltage higher than the constant voltage Vdd occurs at the input (
(or output) terminal 110, a surge current flows to the power supply side of the semiconductor integrated circuit via the overvoltage protection diode 111, and the constant voltage Vdd is raised.
つまり、入力（または出力）端子１１０にサージが印加
されたために、Ｐ形不純物領［２０５を介してＮ５ｕｂ
２０１ヘホールキヤリアが注入され、Ｎ５ｕｂ２０１の
電位が上昇し、定電圧Ｖｄｄが引き上げられる。In other words, because a surge is applied to the input (or output) terminal 110, the N5ub
A hole carrier is injected into N5ub201, the potential of N5ub201 rises, and the constant voltage Vdd is raised.
Ｎ５ｕｂ２０１へ注入されたホールキャリアは、Ｐｗｅ
ｌｌ２０２ 、 Ｐ形不純物領域２０５によって吸収さ
れ、抵抗２１４を介してグランドへ流される。抵抗２１
４をホールキャリアが流れることで、抵抗２１４で電圧
降下が発生するために、インバータ回路２１５の入力端
の電圧が上昇し、インバータ回路２１５の出力信号が”
０”となる。したがって、ＡＮＤ回路１１４の一方の入
力が０″であるために、コンパレータ１０５の出力信号
が１”となっても、ラッチ回路１０９の出力信号ＲＥＳ
は”１”とならず、半導体集積回路にリセットがかから
ない。The hole carriers injected into N5ub201 are Pwe
ll202 is absorbed by the P-type impurity region 205 and flows to ground via the resistor 214. resistance 21
4, a voltage drop occurs at the resistor 214, so the voltage at the input terminal of the inverter circuit 215 increases, and the output signal of the inverter circuit 215 increases.
0''. Therefore, since one input of the AND circuit 114 is 0'', even if the output signal of the comparator 105 is 1'', the output signal RES of the latch circuit 109 is
does not become "1", and the semiconductor integrated circuit is not reset.
第４図には、他の実施例を示す。この実施例は、リセッ
ト禁止回路として抵抗１０４と並列に接続したトランジ
スタなどのスイッチング素子４０１を用いている。この
リセット禁止回路以外の構成は、第１図に示した実施例
と同じ構成である。FIG. 4 shows another embodiment. This embodiment uses a switching element 401 such as a transistor connected in parallel with a resistor 104 as a reset prohibition circuit. The configuration other than this reset prohibition circuit is the same as that of the embodiment shown in FIG.
次に、この実施例の動作を簡単に説明する。Next, the operation of this embodiment will be briefly explained.
まず、サージが印加されていない場合は、スイッチング
素子４０１がオフしていて、電Ｉｔｈ監視回路が正常に
動作する。逆に、サージが印加され、サージ検出回路１
１３がサージを検出すると、スイッチング素子４０１が
オンする。したがって、コンパレータ１０５の一端子が
グランド電位となり、コンパレータ１０５の出力信号は
Ｏ″に固定され、リセット信号が出力されない。First, when no surge is applied, the switching element 401 is off, and the electric Ith monitoring circuit operates normally. Conversely, when a surge is applied, the surge detection circuit 1
13 detects a surge, the switching element 401 is turned on. Therefore, one terminal of the comparator 105 becomes the ground potential, the output signal of the comparator 105 is fixed at O'', and no reset signal is output.
なお、上記の説明では、半導体集積回路を外付けの定電
圧回路によって駆動するものとしたが、定電圧回路を半
導体集積回路内に集積化してもまったく同様の効果があ
る。In the above description, the semiconductor integrated circuit is driven by an external constant voltage circuit, but the same effect can be obtained even if the constant voltage circuit is integrated within the semiconductor integrated circuit.
以上、具体的な実施例に基づいて説明してきたように、
この発明は、半導体集積回路に印加されたサージを検出
するサージ検出回路と、サージ検出時にリセット出力回
路ヘリセット信号の出力を禁止させるリセット禁止回路
とを具備した電子装置としたために、サージ電圧などの
外部ノイズが印加されたことによって発生した電源電圧
の変動によるリセット信号の出力を防止し、電子ｆｉｌ
の誤動作を防止することができるという効果が得られる
。As explained above based on specific examples,
The present invention provides an electronic device equipped with a surge detection circuit that detects a surge applied to a semiconductor integrated circuit, and a reset prohibition circuit that prohibits the output of a reset output circuit reset signal when a surge is detected. This prevents the output of the reset signal due to fluctuations in the power supply voltage caused by external noise applied to the electronic filter.
This has the effect of preventing malfunctions.
第１図は、この発明の１実施例を示す図、第２図は、こ
の発明に用いるサージ検出回路を示す図、
第３図は、この発明に用いるサージ検出回路の半導体基
板における配置図、
第４図は、この発明の他の実施例を示す図、第５図は、
従来図、
第６図は、従来例の動作説明図である。
（１０３，１０４，１０６，１０７，２１４）：抵抗、
（１０５）：コンパレータ、（１０８）：カウンタ、（
１０９）：ラツチ回路、（１１１゜１１２）：ダイオー
ド、（１１３）：サージ検出回路、（１１４）：２人力
ＡＮＤ回路。
（２０１）：Ｎ５ｕｂ、（２０２，２０３）：Ｐｗｅｌ
ｌ、（２０４〜２０８）：Ｐ形不純物領域。
（２０９，２１０，２１１）：Ｎ形不純物領域。
（２１２，２１３）ニゲ−１〜電極、（２１５）：イン
バータ回路、（４０１）ニスイツチング素子。
特許出願人 日産自動車株式会社
１ｎ１
第
図
第
図
牛４体基板
第 ４ 凶
「ｊ積回路内
第
図
韮積回路内FIG. 1 is a diagram showing an embodiment of the present invention, FIG. 2 is a diagram showing a surge detection circuit used in the invention, and FIG. 3 is a layout diagram of the surge detection circuit used in the invention on a semiconductor substrate. FIG. 4 is a diagram showing another embodiment of the present invention, and FIG. 5 is a diagram showing another embodiment of the invention.
Conventional Figure FIG. 6 is an explanatory diagram of the operation of the conventional example. (103, 104, 106, 107, 214): resistance,
(105): Comparator, (108): Counter, (
109): Latch circuit, (111°112): Diode, (113): Surge detection circuit, (114): 2-manual AND circuit. (201): N5ub, (202, 203): Pwel
l, (204-208): P-type impurity region. (209, 210, 211): N type impurity region. (212, 213) Nige-1 to electrode, (215): Inverter circuit, (401) Niswitching element. Patent Applicant: Nissan Motor Co., Ltd.
Claims (1)
、所定の電圧を供給する電源と、該電源の出力電圧から
前記半導体集積回路を駆動するための電圧を生成する定
電圧回路と、前記電源の出力電圧と前記定電圧回路の出
力電圧とを比較することにより前記電源の出力電圧の低
下を検出する電圧監視回路と、該電圧監視回路が前記電
源の出力電圧の低下を検出した場合にリセット信号を前
記内部回路へ出力するリセット出力回路と、前記半導体
集積回路に印加されたサージを検出するサージ検出回路
と、該サージ検出回路がサージを検出した場合に前記リ
セット信号の出力を禁止させるリセット禁止回路とを具
備し、かつ前記電圧監視回路と、前記リセット出力回路
と、前記サージ検出回路および前記リセツト禁止回路が
、前記半導体集積回路と同一基板内に形成されているこ
とを特徴とする電子装置。A semiconductor integrated circuit equipped with an internal circuit such as a logic circuit, a power supply that supplies a predetermined voltage, a constant voltage circuit that generates a voltage for driving the semiconductor integrated circuit from the output voltage of the power supply, and a a voltage monitoring circuit that detects a drop in the output voltage of the power supply by comparing the output voltage with the output voltage of the constant voltage circuit; and a reset signal when the voltage monitoring circuit detects a drop in the output voltage of the power supply. a reset output circuit that outputs a signal to the internal circuit, a surge detection circuit that detects a surge applied to the semiconductor integrated circuit, and a reset prohibition circuit that prohibits output of the reset signal when the surge detection circuit detects a surge. circuit, and the voltage monitoring circuit, the reset output circuit, the surge detection circuit, and the reset prohibition circuit are formed within the same substrate as the semiconductor integrated circuit. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2192197A JPH0478910A (en) | 1990-07-20 | 1990-07-20 | Electronic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2192197A JPH0478910A (en) | 1990-07-20 | 1990-07-20 | Electronic device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0478910A true JPH0478910A (en) | 1992-03-12 |
Family
ID=16287295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2192197A Pending JPH0478910A (en) | 1990-07-20 | 1990-07-20 | Electronic device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0478910A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009148628A (en) * | 2009-04-07 | 2009-07-09 | Takao Co Ltd | Pachinko game machine |
-
1990
- 1990-07-20 JP JP2192197A patent/JPH0478910A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009148628A (en) * | 2009-04-07 | 2009-07-09 | Takao Co Ltd | Pachinko game machine |
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