JPH0478210B2 - - Google Patents
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Links
- 239000012535 impurity Substances 0.000 claims description 46
- 239000000758 substrate Substances 0.000 claims description 38
- 239000013078 crystal Substances 0.000 claims description 31
- 239000007787 solid Substances 0.000 claims description 24
- 230000006698 induction Effects 0.000 claims description 14
- 238000004519 manufacturing process Methods 0.000 claims description 14
- 230000003068 static effect Effects 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 11
- 230000003287 optical effect Effects 0.000 claims description 9
- 238000002955 isolation Methods 0.000 claims description 8
- 230000005669 field effect Effects 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000000926 separation method Methods 0.000 claims description 4
- 238000009413 insulation Methods 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 12
- 229910052782 aluminium Inorganic materials 0.000 description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 230000008859 change Effects 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- YCIMNLLNPGFGHC-UHFFFAOYSA-N catechol Chemical compound OC1=CC=CC=C1O YCIMNLLNPGFGHC-UHFFFAOYSA-N 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- PIICEJLVQHRZGT-UHFFFAOYSA-N Ethylenediamine Chemical compound NCCN PIICEJLVQHRZGT-UHFFFAOYSA-N 0.000 description 1
- 235000014676 Phragmites communis Nutrition 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000009835 boiling Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000001010 compromised effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000010992 reflux Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- Electronic Switches (AREA)
- Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明は入力信号を発光ダイオードで光信号に
変換し、発光ダイオードと光結合された光起電力
ダイオードアレイで光信号を電気信号に変換し、
その電気信号によつて出力用の金属酸化膜半導体
電界効果トランジスタ（MOSFET）を駆動さ
せ、出力用接点信号を得るようにした光結合を用
いた固体リレー及びその製造方法に関するもので
ある。Detailed Description of the Invention (Technical Field) The present invention converts an input signal into an optical signal using a light emitting diode, converts the optical signal into an electrical signal using a photovoltaic diode array optically coupled to the light emitting diode,
The present invention relates to a solid state relay using optical coupling, in which an output metal oxide semiconductor field effect transistor (MOSFET) is driven by the electrical signal to obtain an output contact signal, and a method for manufacturing the same.
（背景技術）
従来の固体リレーの原理図を第５図に示す。第
５図において、発光ダイオード１と、これに光結
合された光起電力ダイオードアレイ２と、抵抗性
インピーダンスを持たせる手段３ａ、及び、ゲー
ト絶縁形の電界効果トランジスタ（MOSFET）
３によつて、固体リレーが構成されている。(Background Art) A diagram of the principle of a conventional solid state relay is shown in FIG. In FIG. 5, a light emitting diode 1, a photovoltaic diode array 2 optically coupled thereto, means 3a for providing resistive impedance, and a gate-insulated field effect transistor (MOSFET) are shown.
3 constitutes a solid state relay.
入力端子６−６′間に入力電流が流れると、光
起電力ダイオードアレイ２の両端に起電圧が発生
する。この電圧をMOSFET３のゲート・基板間
に印加し、MOSFET３の電流通電電極に接続さ
れた出力端子７−７′間のインピーダンスを著し
く異なる別の値に変化させる。以下、MOSFET
がｎチヤンネルのエンハンスメントモードである
場合について説明する。 When an input current flows between the input terminals 6 and 6', an electromotive voltage is generated across the photovoltaic diode array 2. This voltage is applied between the gate and the substrate of MOSFET 3 to change the impedance between the output terminals 7 and 7' connected to the current carrying electrodes of MOSFET 3 to a significantly different value. Below, MOSFET
A case will be explained in which the channel is in the n-channel enhancement mode.
リレーの入力端子６−６′間に電流が流れると、
出力端子７−７′間がOFF状態からON状態に変
化し、機械的な可動部分を持たずに、電気機械的
なリレーと同じ作用をすることになる。ここで、
抵抗性インピーダンス３ａはMOSFET３のゲー
ト・基板間の静電容量に蓄積された電荷を放電さ
せる働きを有するものであり、この抵抗性インピ
ーダンス３ａが存在しないと、上記の回路例で入
力電流が切れたときに出力端子７−７′間をOFF
状態に戻すことができない。 When a current flows between input terminals 6 and 6' of the relay,
The output terminals 7 and 7' change from the OFF state to the ON state, and the relay has no mechanical moving parts and functions in the same way as an electromechanical relay. here,
The resistive impedance 3a has the function of discharging the charge accumulated in the capacitance between the gate and the substrate of the MOSFET 3, and if this resistive impedance 3a did not exist, the input current would be cut off in the above circuit example. When output terminals 7 and 7' are turned OFF
unable to return to the state.
しかし、入力端子６−６′間に電流を流し、リ
レーをON状態にしようとするときには、この抵
抗性インピーダンス３ａの存在は、フオトダイオ
ードアレイ２の起電力をバイパスするする点から
好ましくない。リレー動作をさせるために要する
最低の入力電流、つまり、感動電流（Ion）を小
さくするためには、抵抗性インピーダンス３ａの
値を大きく設定する必要があり、入力電流が切れ
てから出力端子７−７′間が復帰するまでの時間
Toffを短くするためには、抵抗性インピーダン
ス３ａの値を小さく設定する必要があるという矛
盾が存在する点、及び、MOSFET３のゲート・
基板間の電圧は入力電流が感動電流（Ion）近傍
の電流域のときに入力電流に比例して変化するた
め、MOSFETの電流通電電極に接続された出力
端子７−７′間のインピーダンスがON状態と
OFF状態の中間的な位置で存在してしまうとい
う欠点がある（特開昭55−133132号公報）。 However, when attempting to turn on the relay by passing a current between the input terminals 6 and 6', the presence of the resistive impedance 3a is undesirable because the electromotive force of the photodiode array 2 is bypassed. In order to reduce the minimum input current required to operate the relay, that is, the electric current (Ion), it is necessary to set the value of the resistive impedance 3a large, and after the input current is cut off, the output terminal 7- Time until 7' interval returns
There is a contradiction in that in order to shorten Toff, it is necessary to set the value of resistive impedance 3a small, and the gate of MOSFET 3
Since the voltage between the substrates changes in proportion to the input current when the input current is in the current range near the sensing current (Ion), the impedance between the output terminals 7 and 7' connected to the current-carrying electrode of the MOSFET is ON. condition and
It has the disadvantage that it exists in an intermediate position between the OFF state (Japanese Patent Laid-Open No. 133132/1983).
上記の問題点を解決した電界効果トランジスタ
の駆動回路の従来例を第６図に示す。 FIG. 6 shows a conventional example of a drive circuit for a field effect transistor that solves the above problems.
この回路において、入力端子６−６′間に入力
電流が流れると、発光ダイオード１が光信号を発
生し、この光信号により光起電力ダイオード２の
両端に起電圧が発生する。この電圧は電界効果ト
ランジスタ（MOSFET）３のゲート・基板間に
印加される。このとき、ダイオード４は出力用
MOSFET３のゲート・ソース間の静電容量を充
電する電流を流す。この瞬時に流れる電流により
NPNトランジスタ５ａのベース・エミツタ間は
逆バイアスされる。また、入力電流が入力端子６
−６′間に定常的に流れている時には、ダイオー
ド４には電流が流れず、トランジスタ５ａのベー
ス・エミツタ間のバイアス電圧はゼロとなる。つ
まり、トランジスタ５ａはいずれにしてもオフ状
態である。光起電力ダイオード２の起電力は、こ
の状態において、出力用MOSFET３の閾値電圧
を越えて、MOSFET３をオンさせるような電圧
に設定されている。 In this circuit, when an input current flows between input terminals 6 and 6', light emitting diode 1 generates an optical signal, and this optical signal generates an electromotive voltage across photovoltaic diode 2. This voltage is applied between the gate and substrate of the field effect transistor (MOSFET) 3. At this time, diode 4 is for output
A current is passed to charge the capacitance between the gate and source of MOSFET3. This instantaneous current flows
The base and emitter of the NPN transistor 5a are reverse biased. Also, if the input current is input to input terminal 6
-6', no current flows through the diode 4, and the bias voltage between the base and emitter of the transistor 5a becomes zero. That is, the transistor 5a is in an off state in any case. In this state, the electromotive force of the photovoltaic diode 2 is set to a voltage that exceeds the threshold voltage of the output MOSFET 3 and turns on the MOSFET 3.
入力電流が遮断されたときには、出力用
MOSFET３のゲート容量に蓄積されていた電荷
は、光起電力ダイオード２を介してトランジスタ
５ａのベースからエミツタに流れて、トランジス
タ５ａをオン状態とする。これによつて、出力用
MOSFET３のゲートに蓄積されていた電荷は光
起電力ダイオード２の順方向降下電圧と等しくな
るまで急速放電される。このとき、出力用
MOSFET３はオフ状態となるように、
MOSFET３の閾値電圧を設定しておく。したが
つて、MOSFET３のドレイン・ソース間に接続
されたリレー出力端子７−７′間は、入力端子６
−６′間の入力電流の遮断に伴い、瞬時に遮断状
態となる。 When the input current is interrupted, the output
The charge accumulated in the gate capacitance of MOSFET 3 flows from the base to the emitter of transistor 5a via photovoltaic diode 2, turning transistor 5a on. This allows for output
The charge accumulated in the gate of MOSFET 3 is rapidly discharged until it becomes equal to the forward voltage drop of photovoltaic diode 2. At this time, for output
So that MOSFET3 is in the off state,
Set the threshold voltage of MOSFET3. Therefore, input terminal 6 is connected between relay output terminals 7 and 7' connected between the drain and source of MOSFET 3.
As the input current between -6' is cut off, a cut-off state occurs instantaneously.
ところが、この回路の問題点として、出力用
MOSFET３のゲート蓄積電荷の放電は、光起電
力ダイオード２の順方向降下電圧までしか行なわ
れず、その後は緩慢な自然放電となるために、ご
く限定された範囲の閾値電圧及び高い増幅能力を
有する出力用MOSFETを使用しなければ期待す
るリレーの伝達特性を得ることができなかつた。
さらに、入力端子６−６′間に入力電流が流れて
いないときには、リレー出力端子７−７′間に大
きな電圧変化（dv／dt）が印加されると、出力
用MOSFET３のドレイン・ゲート間の寄生容量
を充電するミラー電流が流れてゲート電圧が上昇
し、誤つた瞬時点弧をしてしまうという問題があ
る（特開昭60−119124号公報）。 However, the problem with this circuit is that the output
The gate accumulated charge of MOSFET 3 is discharged only up to the forward drop voltage of the photovoltaic diode 2, and after that it becomes a slow natural discharge, so the output has a very limited range of threshold voltage and high amplification ability. It was not possible to obtain the desired transfer characteristics of the relay unless a MOSFET was used.
Furthermore, when no input current flows between input terminals 6 and 6', if a large voltage change (dv/dt) is applied between relay output terminals 7 and 7', There is a problem in that a mirror current that charges the parasitic capacitance flows and the gate voltage rises, resulting in erroneous instantaneous ignition (Japanese Patent Laid-Open No. 119124/1983).
特開昭57−107633号公報に開示された回路にお
いては、電力用MOSFETのゲート・ソース間に
接続されたノーマリ・オン型の接合FETを第２
の光起電力ダイオードアレイを用いて駆動するこ
とにより、前記の問題点を解決しようとしている
が、第２の光起電力ダイオードアレイが必要とな
るので、コストアツプになるという欠点があり、
また、光起電力ダイオードアレイとFETとを２
段階組み合わせた構成となつているために、基本
的に高速動作が実現できないという欠点がある。 In the circuit disclosed in Japanese Patent Application Laid-Open No. 57-107633, a normally-on junction FET connected between the gate and source of a power MOSFET is connected to a second
The above problem is attempted to be solved by driving using a photovoltaic diode array, but since a second photovoltaic diode array is required, the cost increases.
In addition, the photovoltaic diode array and FET are
Since it has a step-by-step configuration, it basically has the disadvantage that high-speed operation cannot be realized.
特開昭60−170322号公報に開示された回路は、
前述の特開昭60−119124号に係る従来例と非常に
類似した内容で、やはり電圧変化（dv／dt）に
よる瞬時点弧を防止するために別の回路（交流ク
ランプ回路）を付加しているために全体として回
路が複雑になるという欠点があり、また、一般的
にIC内に形成困難とされている高インピーダン
ス成分を含んでいることなどからコストアツプに
なるという欠点がある。 The circuit disclosed in Japanese Patent Application Laid-Open No. 60-170322 is
The contents are very similar to the conventional example related to JP-A No. 60-119124 mentioned above, and another circuit (AC clamp circuit) is added to prevent instantaneous ignition due to voltage changes (dv/dt). This has the disadvantage that the overall circuit becomes complicated, and the cost increases because it includes a high impedance component that is generally difficult to form within an IC.
さらに、以上述べた従来例にあつては、いずれ
も入力電流が流れている場合の電力用MOSFET
のゲート・ソース間のサージ電圧に対する保護が
考慮されていないという問題がある。 Furthermore, in the conventional examples described above, the power MOSFET when input current is flowing
There is a problem in that protection against surge voltage between the gate and source of the device is not considered.
（発明の目的）
本発明は上述のような点に鑑みてなされたもの
であり、その目的とするところは、高速な動作が
可能で、感動電流近傍の入力電流域でも出力端子
間のインピーダンスを中間的な位置に存在させず
に電気機械的なリレーと同様なスナツプアクシヨ
ン動作を有し、入力電流が流れていないときのリ
レー出力端子への瞬時電圧変化の印加による瞬時
導通等の誤動作が少なく、また電力用MOSFET
のゲートを保護することができ、簡単な回路によ
り実現される固体リレーを提供すると共に、併せ
て、固体リレーの各素子のプロセス適合性を考慮
した構造により安価に駆動回路を１チツプ化でき
るようにした固体リレーの製造方法を提供するに
ある。(Object of the invention) The present invention has been made in view of the above points, and its purpose is to enable high-speed operation and to reduce the impedance between the output terminals even in the input current range near the moving current. It has a snap-action operation similar to an electromechanical relay without being placed in an intermediate position, and malfunctions such as instantaneous conduction due to the application of instantaneous voltage changes to the relay output terminal when no input current is flowing. power MOSFET
In addition to providing a solid-state relay that can protect the gate of the relay and realized with a simple circuit, the drive circuit can be integrated into a single chip at low cost by having a structure that takes into consideration the process compatibility of each element of the solid-state relay. The purpose of the present invention is to provide a method for manufacturing a solid-state relay.
（発明の開示）
本発明に係る固体リレーを、第１図実施例につ
いて説明すると、入力信号に応答して光信号を発
生する発光ダイオード１のような発光素子と、前
記光信号を受光して光起電力を発生する光起電力
ダイオードアレイ２と、光起電力ダイオードアレ
イ２と直列的に接続されたインピーダンス要素た
るダイオード４と、前記光起電力を前記インピー
ダンス要素を介してゲート・基板間に印加されて
第１のインピーダンス状態から第２のインピーダ
ンス状態に変化する出力用MOSFET３と、出力
用MOSFET３のゲート・基板間に１対の通電電
極を接続され、前記インピーダンス要素と光起電
力ダイオードアレイ２との接続点に制御電極を接
続されて、光起電力ダイオードアレイ２による光
起電力の発生時に前記インピーダンス要素の両端
に生じる電圧にて高インピーダンス状態にバイア
スされるノーマリ・オン型の駆動用トランジスタ
５とを有して成るものである。(Disclosure of the Invention) The solid state relay according to the present invention will be described with reference to the embodiment shown in FIG. A photovoltaic diode array 2 that generates photovoltaic force; a diode 4 that is an impedance element connected in series with the photovoltaic diode array 2; An output MOSFET 3 that changes from a first impedance state to a second impedance state when an applied voltage is applied, and a pair of current-carrying electrodes are connected between the gate and substrate of the output MOSFET 3, and the impedance element and the photovoltaic diode array 2 A normally-on drive transistor is biased to a high impedance state by a voltage generated across the impedance element when the photovoltaic diode array 2 generates a photovoltaic force. 5.
第１図は本発明の一実施例の回路図である。入
力端子６−６′間には、発光ダイオード（LED）
１が接続されている。光起電力ダイオードアレイ
２は、発光ダイオード１と光結合されており、後
述のように、誘電体分離基板上に構成されてい
る。入力端子６−６′間に入力電流が流れると、
発光ダイオード１が光信号を発生し、この光信号
により光起電力ダイオードアレイ２の両端に起電
圧が発生する。この起電圧は出力用のMOSFET
３のゲート・基板間に印加されると同時に、ｎチ
ヤンネルノーマリ・オン型の静電誘導型トランジ
スタ（SIT）又はｎチヤンネル・デイプレツシヨ
ンモードの電界効果型トランジスタ（FET）よ
りなる駆動用トランジスタ５を介して流れる。し
たがつて、MOSFET３のゲート静電容量を充電
する電流と、トランジスタ５を介して流れる電流
が、インピーダンス要素としてのダイオード４を
介して流れる。このため、ダイオード４の端子間
電圧により駆動用トランジスタ５のゲートは負電
圧にバイアスされる。このバイアス電圧によりト
ランジスタ５が瞬時に高インピーダンス状態とな
る。したがつて、トランジスタ５の存在により出
力用のMOSFET３のゲート・基板間の充電動作
を遅延することはない。この動作により出力端子
７−７′間はインピーダンスの著しく異なる別の
値に変化する。ここで、ダイオード４は、第６図
従来例に示すダイオード４と比較すると、電流方
向を限定する働きを必要としない点でその機能が
基本的に異なり、単にインピーダンス要素として
使用している。 FIG. 1 is a circuit diagram of an embodiment of the present invention. A light emitting diode (LED) is connected between input terminals 6 and 6'.
1 is connected. The photovoltaic diode array 2 is optically coupled to the light emitting diode 1, and is configured on a dielectric isolation substrate, as will be described later. When input current flows between input terminals 6-6',
The light emitting diode 1 generates an optical signal, and this optical signal generates an electromotive voltage across the photovoltaic diode array 2 . This electromotive voltage is applied to the output MOSFET
At the same time, the voltage is applied between the gate and the substrate of No. 3, and at the same time, a driving voltage consisting of an n-channel normally-on static induction transistor (SIT) or an n-channel depletion mode field-effect transistor (FET) is applied. Flows through transistor 5. Therefore, the current that charges the gate capacitance of MOSFET 3 and the current that flows through transistor 5 flow through diode 4 as an impedance element. Therefore, the gate of the driving transistor 5 is biased to a negative voltage by the voltage between the terminals of the diode 4. This bias voltage instantly puts transistor 5 into a high impedance state. Therefore, the presence of the transistor 5 does not delay the charging operation between the gate and the substrate of the output MOSFET 3. Due to this operation, the impedance between the output terminals 7 and 7' changes to a significantly different value. Here, the diode 4 basically differs in its function from the diode 4 shown in the conventional example in FIG. 6 in that it does not require the function of limiting the current direction, and is used simply as an impedance element.
入力端子６−６′間に流す電流がトランジスタ
５のゲート遮断電圧（閾値）とインピーダンス要
素の電流電圧特性とによつて決定される必要値以
下の場合には、トランジスタ５はオン状態を維持
し出力端子７−７′間のインピーダンスは変化し
ない。この限界点を感動電流と呼び、固体リレー
として重要である。感動電流が存在しない場合、
つまり入力電流値により出力端子７−７′間のイ
ンピーダンス状態が連続的に大きく変化する場合
には、一般的にフオトカツプラと呼ばれ、LED
とフオトトランジスタによつて構成されている。
フオトカツプラは固体リレーのような出力側にお
けるON−OFFのスナツプアクシヨン動作が得ら
れない点が欠点である。感動電流値は光起電力ダ
イオードアレイ２及びゲート閾値電圧などによつ
ても変化する。 When the current flowing between the input terminals 6 and 6' is less than the required value determined by the gate cutoff voltage (threshold value) of the transistor 5 and the current-voltage characteristics of the impedance element, the transistor 5 remains on. The impedance between output terminals 7 and 7' remains unchanged. This breaking point is called the moving current and is important for solid state relays. If there is no moving current,
In other words, when the impedance state between output terminals 7 and 7' changes continuously depending on the input current value, it is generally called a photo coupler, and the LED
and a phototransistor.
The drawback of photo couplers is that they cannot provide the ON-OFF snap action action on the output side like solid state relays. The impressed current value also changes depending on the photovoltaic diode array 2, gate threshold voltage, and the like.
入力電流が入力端子６−６′間に定常的に流れ
ている場合には、駆動用トランジスタ５を介して
わずかな電流がインピーダンス要素としてのダイ
オード４に流れ、これによりトランジスタ５のゲ
ートが負電圧にバイアスされ、高インピーダンス
状態を維持する。ただし、トランジスタ５がSIT
である場合には、その不飽和特性（第７図参照）
により、出力用MOSFET３のゲートに、そのゲ
ートが絶縁破壊されるような高電圧サージが重畳
したときには低インピーダンス状態となり、
MOSFET３のゲートを保護する。この機能のみ
に関してはトランジスタ５はFETよりもSITの方
が良い。なお、第７図は本発明に用い得るSITの
ドレイン電圧とドレイン電流との関係を示す特性
図であり、パラメータVGはゲート・ソース間電
圧である。 When the input current is constantly flowing between the input terminals 6 and 6', a small amount of current flows through the driving transistor 5 to the diode 4 as an impedance element, which causes the gate of the transistor 5 to be applied to a negative voltage. biased to maintain a high impedance state. However, transistor 5 is SIT
If so, its unsaturated properties (see Figure 7)
Therefore, when a high voltage surge that causes dielectric breakdown of the gate of output MOSFET 3 is superimposed on the gate, it becomes a low impedance state.
Protects the gate of MOSFET3. Regarding this function alone, SIT is better for transistor 5 than FET. Note that FIG. 7 is a characteristic diagram showing the relationship between the drain voltage and drain current of the SIT that can be used in the present invention, and the parameter V G is the gate-source voltage.
入力端子６−６′間の入力電流が遮断された場
合には、光起電力ダイオードアレイ２の起電力が
なくなり、トランジスタ５及びダイオード４を介
して流れていた電流がなくなり、トランジスタ５
を高インピーダンス状態としていたゲートバイア
スがなくなり、トランジスタ５はオン状態に戻
る。このトランジスタ５を介してMOSFET３の
ゲート静電容量に蓄積された電荷が放電される。
このとき、ダイオード４には電流が流れないの
で、トランジスタ５のゲートは負電圧にバイアス
されず、トランジスタ５はオン状態を維持する。
したがつて、この放電動作はトランジスタ５のゲ
ート遮断電圧特性及びインピーダンス要素４にも
よるが、短時間（数十μs〜数百μs）で完了する。
もし、インピーダンス要素４が大きな値を有し、
トランジスタ５のゲート静電容量が問題となる場
合には、インピーダンス要素４と並列に新しい放
電路を形成することも可能である。 When the input current between the input terminals 6 and 6' is cut off, the electromotive force in the photovoltaic diode array 2 disappears, the current flowing through the transistor 5 and the diode 4 disappears, and the transistor 5
The gate bias that kept the transistor 5 in a high impedance state disappears, and the transistor 5 returns to the on state. The charge accumulated in the gate capacitance of MOSFET 3 is discharged via this transistor 5.
At this time, since no current flows through the diode 4, the gate of the transistor 5 is not biased to a negative voltage, and the transistor 5 maintains an on state.
Therefore, this discharging operation is completed in a short time (several tens of μs to several hundred μs), depending on the gate cutoff voltage characteristics of the transistor 5 and the impedance element 4.
If impedance element 4 has a large value,
If the gate capacitance of transistor 5 is a problem, it is also possible to form a new discharge path in parallel with impedance element 4.
いずれにしても、MOSFET３のゲートの蓄積
電荷が放電されると、リレー出力端子７−７′間
は元のインピーダンス状態に戻る。 In any case, when the accumulated charge on the gate of MOSFET 3 is discharged, the impedance between relay output terminals 7 and 7' returns to its original state.
入力端子６−６′間に入力電流が流れていない
状態において、MOSFET３がエンハンスメント
モードである場合、リレー出力端子７−７′間に
大きな電圧変化（dv／dt）が印加されると、
MOSFET３のドレイン・ゲート間の寄生容量を
充電するミラー電流は、ノーマリ・オン型のSIT
又はデプレツシヨンモードのFETよりなる駆動
用トランジスタ５を介してMOSFET３の基板電
極に放電される。したがつて、誤つた瞬時点弧を
することはなく、駆動用トランジスタ５がゲート
のサージ保護回路としても働くものである。 When MOSFET 3 is in enhancement mode with no input current flowing between input terminals 6 and 6', if a large voltage change (dv/dt) is applied between relay output terminals 7 and 7',
The mirror current that charges the parasitic capacitance between the drain and gate of MOSFET3 is the normally-on type SIT
Alternatively, it is discharged to the substrate electrode of the MOSFET 3 via the driving transistor 5 which is a depletion mode FET. Therefore, there is no possibility of erroneous instantaneous ignition, and the driving transistor 5 also functions as a gate surge protection circuit.
また、トランジスタ５としてMOSFETを用
い、出力用のMOSFET３が大出力用のものであ
る場合、トランジスタ５のゲートを保護する目的
でMOSFET３のゲートと光起電力ダイオードア
レイ２の正電極との間にダイオードを介装し、ダ
イオードアレイ２に流れ込む電流を阻止すること
もできる。 In addition, when a MOSFET is used as the transistor 5 and the output MOSFET 3 is for high output, a diode is connected between the gate of the MOSFET 3 and the positive electrode of the photovoltaic diode array 2 in order to protect the gate of the transistor 5. It is also possible to intervene to block the current flowing into the diode array 2.
トランジスタ５にSITを用いた場合には上記ダ
イオードアレイ２に流れ込む電流をダイオード４
で積極的にゲート・ソース間に流し、BSITモー
ドとして動作させ、MOSFET３のゲート・基板
間のインピーダンスをさらに減少させ、ミラー電
流の放電を速めることもできる。 When SIT is used as the transistor 5, the current flowing into the diode array 2 is transferred to the diode 4.
It is also possible to actively flow the current between the gate and source to operate in BSIT mode, further reducing the impedance between the gate and substrate of MOSFET 3, and speeding up the discharge of the mirror current.
第２図は第１図の回路の点線で囲まれた駆動回
路部分を１チツプ化した例である。このチツプに
は、出力用のMOSFET３のゲート・基板間に接
続される配線用のパツド９，９′が設けられてい
る。ダイオード４又はインピーダンス要素、及
び、駆動用トランジスタ５の部分は配線に用いる
アルミ膜１０等で遮光されている。 FIG. 2 is an example in which the drive circuit portion of the circuit in FIG. 1 surrounded by dotted lines is integrated into one chip. This chip is provided with wiring pads 9 and 9' connected between the gate and substrate of the output MOSFET 3. The diode 4 or impedance element and the driving transistor 5 are shielded from light by an aluminum film 10 used for wiring.
第１図の回路例では、トランジスタ５をバイア
スするためのインピーダンス要素としてダイオー
ド４の順方向降下電圧を利用している。これは第
２図に示すように駆動回路を１チツプ化する場合
には抵抗器を形成するよりもダイオードを形成す
る方がチツプでの占有面積を縮小化することが可
能だからである。この点を譲歩すれば、第３図に
示すように、抵抗器８でインピーダンス要素Ｚを
形成することも可能である。また、トランジスタ
５のゲート遮断特性から大きな負電圧が必要とな
る場合には、ダイオードの直列接続又は第４図に
示すような抵抗器８とダイオード４の直列接続を
用いることも可能である。さらに、出力側に交流
電源を使用する場合には、出力用MOSFET３を
２個並列接続して使用することも可能である。第
２図に示すチツプの製造工程を第８図ａ〜ｆによ
り説明する。 In the circuit example shown in FIG. 1, the forward voltage drop of the diode 4 is used as an impedance element for biasing the transistor 5. This is because when forming the drive circuit into one chip as shown in FIG. 2, it is possible to reduce the area occupied by the chip by forming a diode rather than forming a resistor. If this point is compromised, it is also possible to form the impedance element Z with a resistor 8, as shown in FIG. Furthermore, if a large negative voltage is required due to the gate cut-off characteristics of the transistor 5, it is also possible to use a series connection of diodes or a series connection of a resistor 8 and a diode 4 as shown in FIG. Furthermore, when using an AC power supply on the output side, it is also possible to use two output MOSFETs 3 connected in parallel. The manufacturing process of the chip shown in FIG. 2 will be explained with reference to FIGS. 8a to 8f.
(a) Ｎ型低濃度不純物単結晶シリコン基板１１上
にエピタキシヤル結晶成長によりＮ型高濃度不
純物層１２を成長させる。Ｎ型低濃度不純物単
結晶基板１１は、比抵抗で数十Ωcm〜数百Ωcm
程度のものとし、Ｎ型高濃度不純物層１２は比
抵抗で0Ωcmに近いもので、厚さは数十μm程度
のものとする。(a) An N-type high concentration impurity layer 12 is grown on an N-type low concentration impurity single crystal silicon substrate 11 by epitaxial crystal growth. The N-type low concentration impurity single crystal substrate 11 has a specific resistance of several tens of Ωcm to several hundreds of Ωcm.
The N-type high concentration impurity layer 12 has a resistivity close to 0 Ωcm and a thickness of about several tens of μm.
(b) 上記基板のエピタキシヤル層の側に、周知の
半導体プロセスの手法により酸化膜（SiO2）
を形成し、この酸化膜の所望の箇所を周知のフ
オトリソグラフイー技術及び酸化膜エツチング
技術によりエツチングし、その後、シリコン結
晶のアルカリ異方性エツチング液（代表的組成
はエチレンジアミン：パイロカテコール：水＝
4.64モル％：４モル％：49.6モル％の混合液
で、この液を還流冷却器の付いたフラスコ内で
沸点（118℃）で使用する）により、異方性エ
ツチングを行ない、第８図ｂに示されるような
Ｖ字形の溝１３を形成する。このＶ字形の溝１
３の深さは、低濃度不純物単結晶基板１１内に
達するような深さとする。(b) An oxide film (SiO 2 ) is formed on the epitaxial layer side of the above substrate using a well-known semiconductor process method.
A desired portion of this oxide film is etched using well-known photolithography technology and oxide film etching technology, and then an alkaline anisotropic silicon crystal etching solution (typical composition: ethylenediamine:pyrocatechol:water=
Anisotropic etching was carried out using a mixture of 4.64 mol %: 4 mol %: 49.6 mol %, which was used at the boiling point (118°C) in a flask equipped with a reflux condenser. A V-shaped groove 13 as shown in FIG. This V-shaped groove 1
The depth No. 3 is such that it reaches into the low concentration impurity single crystal substrate 11.
(c) エピタキシヤル層と、Ｖ字形の溝１３の形成
された側に、一般的な半導体プロセスにより、
Ｎ型高濃度拡散層１４を、前記Ｖ字形の溝１３
を含む全面に形成する。(c) On the side where the epitaxial layer and the V-shaped groove 13 are formed, by a general semiconductor process,
The N-type high concentration diffusion layer 14 is placed in the V-shaped groove 13.
Formed on the entire surface including.
(d) その後、表面にシリコン酸化膜（SiO2）よ
りなる絶縁膜１５を形成する。このシリコン酸
化膜は、絶縁膜として使用されるものであるか
ら、その目的からSi3N4等であつてもよい。(d) After that, an insulating film 15 made of silicon oxide film (SiO 2 ) is formed on the surface. Since this silicon oxide film is used as an insulating film, it may be made of Si 3 N 4 or the like for that purpose.
(e) 絶縁膜１５の上に、支持体となる多結晶シリ
コン層１６を形成する。多結晶シリコン層１６
の厚さとしては特に限定するものではないが、
単結晶基板１１の厚さと同じぐらいにしてお
く。(e) A polycrystalline silicon layer 16 serving as a support is formed on the insulating film 15. Polycrystalline silicon layer 16
Although there is no particular limitation on the thickness of
The thickness should be approximately the same as that of the single crystal substrate 11.
(f) その後、低濃度不純物単結晶基板１１の側か
ら、表面研摩を行ない、第８図ｅのＰの部分を
研摩除去する。表面研摩は最初は粗いラツピン
グから入り、しだいに微細なものとなるように
して、最終段階ではポリシングによる鏡面仕上
げとする。(f) Thereafter, surface polishing is performed from the side of the low concentration impurity single crystal substrate 11 to remove the portion P in FIG. 8e. Surface polishing begins with rough wrapping, gradually becoming finer, and the final stage is polishing to a mirror finish.
以上の工程により、絶縁膜１５に包まれて多結
晶シリコン層１６の上に島のように存在する複雑
の単結晶領域を含む誘電体分離基板が完成する。
各単結晶領域は、上部が低濃度不純物単結晶領域
で、下部及び側面が高濃度不純物を有する単結晶
領域となる。 Through the above steps, a dielectric isolation substrate including a complex single crystal region surrounded by an insulating film 15 and existing like an island on a polycrystalline silicon layer 16 is completed.
Each single crystal region has a low concentration impurity single crystal region at the top and a high concentration impurity single crystal region at the bottom and side surfaces.
Ｖ字形溝１３の深さによつては、Ｎ型高濃度不
純物層１２の成長を省略し、Ｎ型高濃度拡散層１
４のみで下部及び側面の高濃度不純物領域を形成
しても良い。この誘電体分離基板を用いて形成し
た光起電力ダイオードアレイ２の単位ダイオード
の平面形状を第９図ａに示し、そのＡ−A′線に
ついての断面形状を第９図ｂに示した。第９図に
おいて、Ｎ型高濃度不純物層１２は、ダイオード
のカソード領域となる。このカソード領域は、第
８図ｃの工程によるＮ型高濃度拡散層１４及び表
面からのＮ型拡散領域１７を介して電極用のアル
ミ配線部１９に接続される。ダイオードのアノー
ド領域は表面からのＰ型拡散領域１８により形成
され、アルミ配線部１９′と接続される。これら
を直列に複数個接続して光起電力ダイオードアレ
イ２とする。この光起電力ダイオードアレイ２は
各々のダイオードが完全に絶縁分離されているの
で、Ｐ−Ｎ接合分離により形成したものとは異な
り、寄生成分によるリークがなく、高い電圧を発
生することができる。 Depending on the depth of the V-shaped groove 13, the growth of the N-type high concentration impurity layer 12 may be omitted and the N-type high concentration diffusion layer 1 may be grown.
The high concentration impurity regions at the bottom and side surfaces may be formed using only 4. The planar shape of the unit diode of the photovoltaic diode array 2 formed using this dielectric isolation substrate is shown in FIG. 9a, and the cross-sectional shape along line A-A' is shown in FIG. 9b. In FIG. 9, the N-type high concentration impurity layer 12 becomes the cathode region of the diode. This cathode region is connected to an aluminum wiring section 19 for an electrode via an N-type high concentration diffusion layer 14 and an N-type diffusion region 17 from the surface in the step of FIG. 8c. The anode region of the diode is formed by a P-type diffusion region 18 from the surface, and is connected to an aluminum wiring section 19'. A plurality of these are connected in series to form a photovoltaic diode array 2. Since each diode in this photovoltaic diode array 2 is completely insulated and isolated, unlike those formed by PN junction separation, there is no leakage due to parasitic components, and high voltage can be generated.
第１０図ａは同様の誘電体分離基板を用いた静
電誘導型トランジスタ（SIT）の平面図である。
第１０図ｂはそのＢ−B′線についての断面図で
ある。静電誘導型トランジスタのゲートとなるＰ
型拡散領域２０は、低濃度不純物領域１１の上表
面に形成されている。静電誘導型トランジスタの
ソースは、高濃度にＮ型不純物をドープした多結
晶シリコンにより形成される。その拡散領域２１
の電極２２は多結晶シリコンよりなり、この電極
２２は第１０図ａに示されるアルミ配線部２３と
接続される。Ｐ型拡散領域２０の電極となるアル
ミ配線部２４は、前記ソースと櫛形電極構成とな
つている。静電誘導型トランジスタのドレイン
は、高濃度不純物層１２から第８図ｃの工程によ
るＮ型高濃度拡散領域１４と表面からのＮ型拡散
領域とを介して電極用のアルミ配線部２５と接続
される。 FIG. 10a is a plan view of a static induction transistor (SIT) using a similar dielectric isolation substrate.
FIG. 10b is a sectional view taken along the line B-B'. P becomes the gate of the static induction transistor
Type diffusion region 20 is formed on the upper surface of low concentration impurity region 11 . The source of the static induction transistor is formed of polycrystalline silicon doped with N-type impurities at a high concentration. The diffusion area 21
The electrode 22 is made of polycrystalline silicon, and is connected to an aluminum wiring section 23 shown in FIG. 10a. The aluminum wiring section 24, which becomes the electrode of the P-type diffusion region 20, has a comb-shaped electrode configuration with the source. The drain of the static induction transistor is connected to the aluminum wiring part 25 for the electrode through the high concentration impurity layer 12, the N type high concentration diffusion region 14 through the process shown in FIG. 8c, and the N type diffusion region from the surface. be done.
この静電誘導型トランジスタの部分及びインピ
ーダンス要素の部分はパツシベーシヨン膜２６の
上から、通常チツプ上の配線形成などに用いてい
るアルミ膜１０を用いて遮光した方が良い。 It is better to shield the electrostatic induction transistor portion and the impedance element portion from light by using an aluminum film 10, which is normally used for forming wiring on a chip, from above the passivation film 26.
第２図に示すチツプに用いられる駆動用トラン
ジスタ５として接合型FETを用いた実施例にお
ける製造工程を第１１図イ乃至ハに示す。 FIGS. 11A to 11C show manufacturing steps in an embodiment in which a junction FET is used as the driving transistor 5 used in the chip shown in FIG. 2.
同図イの工程では、絶縁膜１５の上に、Ｐ型半
導体単結晶領域２８を有し、多結晶シリコン層１
６を支持体とする誘電体分離基板を形成する。次
に、同図ロの工程では、上記基板のFETを形成
する部分に選択的にＮ型エピタキシヤル層２９を
形成する。さらに、同図ハの工程では、表面より
拡散したＰ型領域３１及び基板のＰ型領域２８
を、Ｐ型拡散領域３３を介して表面で接続して、
接合型FETのゲートを形成する。Ｎ型領域３２
はドレインとソースの電極形成用の拡散領域であ
り、電極３０を付されている。SITを用いた実施
例の場合と同様に、FETの部分にもパツシベー
シヨン膜２６の上から遮光用のアルミ膜１０を施
す。なお、この実施例の場合には、光起電力ダイ
オードアレイ２の単位ダイオードとしては、第１
２図に示されるように、アノードとして基板のＰ
型領域２８を用い、カソードとしてＮ型拡散領域
３４を形成して、隣合う単位ダイオードのアノー
ドとカソードとをアルミ配線部３５で順次直列に
接続したものなどが使用されるものである。な
お、第１２図において、３６はシリコン酸化膜で
ある。 In the process shown in FIG.
A dielectric isolation substrate having 6 as a support is formed. Next, in the step shown in FIG. 7B, an N-type epitaxial layer 29 is selectively formed in the portion of the substrate where the FET is to be formed. Furthermore, in the process shown in FIG.
are connected at the surface via the P-type diffusion region 33,
Form the gate of the junction FET. N-type region 32
is a diffusion region for forming drain and source electrodes, and electrodes 30 are attached thereto. As in the case of the embodiment using SIT, a light-shielding aluminum film 10 is applied over the passivation film 26 on the FET portion as well. In the case of this embodiment, the unit diode of the photovoltaic diode array 2 is the first one.
As shown in Figure 2, the P of the substrate as an anode
The type region 28 is used, an N-type diffusion region 34 is formed as a cathode, and the anodes and cathodes of adjacent unit diodes are successively connected in series with an aluminum wiring section 35. In addition, in FIG. 12, 36 is a silicon oxide film.
（発明の効果）
上述のように、第１発明に係る固体リレーにあ
つては、ノーマリ・オン型の駆動用トランジスタ
を用いて、出力用のMOSFETのゲート蓄積電荷
を放電するようにしたので、高速な動作が可能で
あり、入力電流が流れていないときのリレー出力
端子への瞬時電圧変化の印加による瞬時導通等の
誤動作が少なく、また出力用MOSFETのゲート
を保護することができるという効果があり、駆動
用トランジスタのバイアス用に使用するインピー
ダンス要素として、ダイオードの順方向降下電圧
を用いることもでき、一般に集積回路上に形成し
にくい高インピーダンス要素を含むことなく、固
体リレーを構成することができ、チツプサイズの
縮小化が可能であり、リードリレーに代わる固体
リレーを簡単な回路で構成することができるとい
う効果がある。(Effects of the Invention) As described above, in the solid state relay according to the first invention, the normally-on type driving transistor is used to discharge the gate accumulated charge of the output MOSFET. It is capable of high-speed operation, has fewer malfunctions such as instantaneous conduction due to the application of instantaneous voltage changes to the relay output terminal when no input current is flowing, and has the advantage of being able to protect the gate of the output MOSFET. However, the forward drop voltage of a diode can also be used as the impedance element used for biasing the drive transistor, making it possible to construct a solid state relay without including high impedance elements, which are generally difficult to form on integrated circuits. This has the advantage that it is possible to reduce the chip size, and it is possible to construct a solid state relay in place of a reed relay with a simple circuit.
また、第２発明に係る固体リレーの製造方法に
あつては、固体リレーの駆動回路を構成する光起
電力ダイオードアレイや駆動用トランジスタを形
成するための誘電体分離基板を製造する際に、低
濃度不純物単結晶半導体基板上に同一の導電型の
高濃度不純物エピタキシヤル成長層を形成し、前
記エピタキシヤル成長層の表面に分離用の溝を形
成し、前記溝を含む前記表面全体に同一の導電型
に高濃度不純物層を形成するようにしたから、高
濃度不純物単結晶層の上に低濃度不純物単結晶層
を有し、低濃度不純物単結晶層の側面には高濃度
不純物領域を有する複数の島状の領域を得ること
ができ、したがつて、各島状の領域に光起電力ダ
イオードアレイの各ダイオードや、駆動用トラン
ジスタ等を形成する際に、前記高濃度不純物単結
晶層を駆動用トランジスタのドレイン領域や、光
起電力ダイオードアレイのカソードの電極領域な
どとして用いることができ、且つ、これらを同時
に形成することができるので、製造が容易にな
り、製造コストが低減されるという効果がある。 Further, in the method for manufacturing a solid state relay according to the second invention, when manufacturing a dielectric isolation substrate for forming a photovoltaic diode array and a driving transistor constituting a driving circuit of a solid state relay, low A high-concentration impurity epitaxial growth layer of the same conductivity type is formed on a doped single-crystal semiconductor substrate, a separation groove is formed on the surface of the epitaxial growth layer, and the same conductivity is formed on the entire surface including the groove. Since the high concentration impurity layer is formed in the conductive type, a low concentration impurity single crystal layer is formed on the high concentration impurity single crystal layer, and a high concentration impurity region is formed on the side surface of the low concentration impurity single crystal layer. A plurality of island-like regions can be obtained. Therefore, when forming each diode of a photovoltaic diode array, a driving transistor, etc. in each island-like region, the high concentration impurity single crystal layer can be formed. It can be used as the drain region of a driving transistor, the cathode electrode region of a photovoltaic diode array, etc., and can be formed at the same time, making manufacturing easier and reducing manufacturing costs. effective.
第１図は本発明の一実施例に係る固体リレーの
回路図、第２図は同上に用いるチツプの平面図、
第３図は本発明の他の実施例の回路図、第４図は
本発明のさらに他の実施例の回路図、第５図は従
来例の回路図、第６図は他の従来例の回路図、第
７図は本発明の第１図実施例に用いる静電誘導型
トランジスタの特性を示す図、第８図ａ乃至ｆは
本発明の第１図実施例に用いる誘電体分離基板の
製造工程説明図、第９図ａは同上に用いる光起電
力ダイオードアレイの要部拡大平面図、第９図ｂ
は第９図ａのＡ−A′線についての断面図、第１
０図ａは同上に用いる駆動用トランジスタの平面
図、第１０図ｂは第１０図ａのＢ−B′線につい
ての断面図、第１１図イ乃至ハは本発明の他の実
施例に用いる電界効果トランジスタの製造工程説
明図、第１２図は同上に実施例に用いる光起電力
ダイオードアレイの要部断面図である。
１は発光ダイオード、２は光起電力ダイオード
アレイ、３は出力用MOSFET、４はダイオー
ド、５は駆動用トランジスタ、６，６′は入力端
子、７，７′は出力端子、８は抵抗器、１１は低
濃度不純物単結晶基板、１２は高濃度不純物層、
１３は溝、１４はＮ型高濃度拡散層、１５は絶縁
膜、１６は多結晶シリコン層である。
FIG. 1 is a circuit diagram of a solid state relay according to an embodiment of the present invention, FIG. 2 is a plan view of a chip used in the same,
FIG. 3 is a circuit diagram of another embodiment of the present invention, FIG. 4 is a circuit diagram of still another embodiment of the present invention, FIG. 5 is a circuit diagram of a conventional example, and FIG. 6 is a circuit diagram of another conventional example. 7 is a diagram showing the characteristics of the electrostatic induction type transistor used in the embodiment of FIG. 1 of the present invention, and FIGS. 8 a to 8 f are diagrams showing the dielectric isolation substrate used in the embodiment of FIG. An explanatory diagram of the manufacturing process, FIG. 9a is an enlarged plan view of the main part of the photovoltaic diode array used in the above, and FIG. 9b
is a sectional view taken along line A-A' in Figure 9a, 1st
0A is a plan view of the driving transistor used in the same example as above, FIG. 10B is a sectional view taken along line B-B' in FIG. 10A, and FIGS. 11A to 11C are used in other embodiments of the present invention. FIG. 12, which is an explanatory diagram of the manufacturing process of a field effect transistor, is a sectional view of a main part of a photovoltaic diode array used in the example above. 1 is a light emitting diode, 2 is a photovoltaic diode array, 3 is an output MOSFET, 4 is a diode, 5 is a driving transistor, 6 and 6' are input terminals, 7 and 7' are output terminals, 8 is a resistor, 11 is a low concentration impurity single crystal substrate, 12 is a high concentration impurity layer,
13 is a groove, 14 is an N-type high concentration diffusion layer, 15 is an insulating film, and 16 is a polycrystalline silicon layer.
Claims (1)
子と、前記光信号を受光して光起電力を発生する
光起電力ダイオードアレイと、光起電力ダイオー
ドアレイと直列的に接続されたインピーダンス要
素と、前記光起電力を前記インピーダンス要素を
介してゲート・基板間に印加されて第１のインピ
ーダンス状態から第２のインピーダンス状態に変
化する出力用MOSFETと、出力用MOSFETの
ゲート・基板間に１対の通電電極を接続され、前
記インピーダンス要素と光起電力ダイオードアレ
イとの接続点に制御電極を接続されて、光起電力
ダイオードアレイによる光起電力の発生時に前記
インピーダンス要素の両端に生じる電圧にて高イ
ンピーダンス状態にバイアスされるノーマリ・オ
ン型の駆動用トランジスタとを有して成ることを
特徴とする固体リレー。 ２ 駆動用トランジスタはノーマリ・オン型の静
電誘導型トランジスタであることを特徴とする特
許請求の範囲第１項記載の固体リレー。 ３ 駆動用トランジスタはデプレツシヨンモード
の電界効果型トランジスタであることを特徴とす
る特許請求の範囲第１項記載の固体リレー。 ４ インピーダンス要素は、１個の抵抗器又は２
個以上の抵抗器の直列回路より成ることを特徴と
する特許請求の範囲第１項または第２項または第
３項記載の固体リレー。 ５ インピーダンス要素は、ダイオード又は他の
能動素子と抵抗器との直列回路又は並列回路より
成ることを特徴とする特許請求の範囲第１項また
は第２項または第３項記載の固体リレー。 ６ 光起電力ダイオードアレイの一方の電極にダ
イオードの一端を接続し、他方の電極に前記イン
ピーダンス要素の一端を接続し、光起電力ダイオ
ードアレイの光起電力が出力用MOSFETのゲー
ト・基板間に印加されるように前記ダイオードの
他端と前記インピーダンス要素の他端との間に、
出力用MOSFETのゲート・基板間を接続して成
ることを特徴とする特許請求の範囲第１項乃至第
５項のいずれか１項に記載の固体リレー。 ７ 低濃度不純物単結晶半導体基板上に同一の導
電型の高濃度不純物層を形成し、前記高濃度不純
物層の表面から前記基板に達する深さの分離用の
溝を形成し、前記溝を含む前記表面全体に前記同
一の導電型の高濃度不純物層を形成し、その後、
前記表面全体を絶縁膜で覆い、前記絶縁膜の上に
支持体層を形成し、前記低濃度不純物単結晶基板
側から前記溝による絶縁分離が行なわれるまで表
面研摩を行なつて、前記絶縁膜により電気的に絶
縁分離された高濃度不純物単結晶層の上に低濃度
不純物単結晶層を有し、低濃度不純物単結晶層の
側面には高濃度不純物領域を有する複数の島状の
単結晶領域を支持体層の上に有する誘電体分離基
板を形成し、前記島状の単結晶領域に、光結合固
体リレーの出力部を構成する出力用MOSFETの
ゲート・基板間印加電圧を得るための光起電力ダ
イオードアレイの各ダイオードと、前記光起電力
ダイオードアレイの両電極と前記MOSFETのゲ
ート・基板間との間に接続されるインピーダンス
要素と、前記MOSFETのゲート・基板間に接続
され、前記インピーダンス要素に流れた電流によ
る降下電圧によつて高インピーダンス状態にバイ
アスされるノーマリ・オン型の駆動用トランジス
タとを形成し、光結合固体リレーの入力部を構成
する発光素子を前記光起電力ダイオードアレイに
光学的に結合されるように配置することを特徴と
する固体リレーの製造方法。 ８ 前記駆動用トランジスタは、前記島状に分離
された領域におけるＮ型の導電性を有する低濃度
不純物単結晶層に、ゲート領域となるＰ型の導電
性領域と、ソース領域となる高濃度Ｎ型導電性領
域とを形成し、前記島状に分離された低濃度不純
物単結晶層の下面及び側面に形成されたＮ型の高
濃度不純物領域をドレイン領域とする静電誘導型
のトランジスタとして形成されることを特徴とす
る特許請求の範囲第７項記載の固体リレーの製造
方法。 ９ 前記光起電力アレイの各ダイオードは、島状
に分離されたＮ型の導電性を有する低濃度不純物
単結晶層の表面にカソード領域となる部分を除い
てアノード領域となるＰ型導電性領域を形成し、
カソード領域は前記低濃度不純物単結晶層の下面
及び側面に形成したＮ型の高濃度不純物領域を用
いて形成されることを特徴とする特許請求の範囲
第７項記載の固体リレーの製造方法。 １０ 前記駆動用トランジスタは、前記島状に分
離された領域におけるＮ型の導電性を有する低濃
度不純物単結晶層に、ゲート領域となるＰ型の導
電性領域と、ソース領域となる高濃度Ｎ型導電性
領域とを形成し、前記島状に分離された低濃度不
純物単結晶層の下面及び側面に形成されたＮ型の
高濃度不純物領域をドレイン領域とする静電誘導
型のトランジスタとして形成され、前記光起電力
アレイの各ダイオードは、島状に分離されたＮ型
の導電性を有する低濃度不純物単結晶層の表面に
カソード領域となる部分を除いてアノード領域と
なるＰ型導電性領域を形成し、カソード領域は前
記低濃度不純物単結晶層の下面及び側面に形成し
たＮ型の高濃度不純物領域を用いて形成され、前
記静電誘導型のトランジスタのドレイン領域に前
記光起電力ダイオードアレイに正電極を接続し、
ソース領域に前記インピーダンス要素となるダイ
オードのアノードを接続し、該ダイオードのカソ
ードを拡散抵抗の一端に接続し、拡散抵抗の他端
を前記静電誘導型のトランジスタのゲート領域に
接続し、この接続点に前記光起電力ダイオードア
レイの負電極を接続するように配線し、前記静電
誘導型トランジスタのドレイン及びソースを出力
用の電極パツドと接続し、前記静電誘導型トラン
ジスタ部及び前記インピーダンス要素部に遮光手
段を設けることを特徴とする特許請求の範囲第７
項記載の固体リレーの製造方法。[Scope of Claims] 1. A light emitting element that generates an optical signal in response to an input signal, a photovoltaic diode array that receives the optical signal and generates a photovoltaic force, and a photovoltaic diode array that is connected in series with the photovoltaic diode array. an output MOSFET that changes from a first impedance state to a second impedance state by applying the photovoltaic force between the gate and the substrate through the impedance element; A pair of current-carrying electrodes are connected between the gate and the substrate, and a control electrode is connected to the connection point between the impedance element and the photovoltaic diode array, so that when the photovoltaic diode array generates a photovoltaic force, the impedance element A normally-on driving transistor biased into a high impedance state by a voltage generated across the solid state relay. 2. The solid state relay according to claim 1, wherein the driving transistor is a normally-on static induction transistor. 3. The solid state relay according to claim 1, wherein the driving transistor is a depletion mode field effect transistor. 4 The impedance element can be one resistor or two
A solid state relay according to claim 1, 2 or 3, characterized in that it comprises a series circuit of one or more resistors. 5. The solid state relay according to claim 1, 2 or 3, wherein the impedance element is comprised of a series or parallel circuit of a diode or other active element and a resistor. 6 Connect one end of the diode to one electrode of the photovoltaic diode array, connect one end of the impedance element to the other electrode, and connect the photovoltaic force of the photovoltaic diode array between the gate and substrate of the output MOSFET. between the other end of the diode and the other end of the impedance element such that
The solid state relay according to any one of claims 1 to 5, characterized in that the gate and substrate of an output MOSFET are connected. 7. Forming a high concentration impurity layer of the same conductivity type on a low concentration impurity single crystal semiconductor substrate, forming a separation groove having a depth reaching the substrate from the surface of the high concentration impurity layer, and including the groove. forming a highly concentrated impurity layer of the same conductivity type over the entire surface;
The entire surface is covered with an insulating film, a support layer is formed on the insulating film, and the surface is polished from the low concentration impurity single crystal substrate side until insulation separation by the grooves is achieved, and the insulating film is removed. A low concentration impurity single crystal layer is formed on a high concentration impurity single crystal layer that is electrically insulated and separated by a plurality of island-shaped single crystals having high concentration impurity regions on the sides of the low concentration impurity single crystal layer. A dielectric isolation substrate having a region on a support layer is formed, and a voltage applied between the gate and the substrate of the output MOSFET constituting the output section of the optically coupled solid state relay is applied to the island-shaped single crystal region. an impedance element connected between each diode of the photovoltaic diode array, both electrodes of the photovoltaic diode array and the gate/substrate of the MOSFET, and an impedance element connected between the gate/substrate of the MOSFET; The photovoltaic diode forms a normally-on drive transistor that is biased to a high impedance state by a voltage drop caused by the current flowing through the impedance element, and the light emitting element that constitutes the input section of the optically coupled solid state relay is connected to the photovoltaic diode. A method of manufacturing a solid state relay, comprising arranging it to be optically coupled to an array. 8 The driving transistor includes a low concentration impurity single crystal layer having N type conductivity in the island-shaped isolated region, a P type conductive region serving as a gate region, and a high concentration N impurity region serving as a source region. The transistor is formed as a static induction type transistor in which the drain region is an N-type high-concentration impurity region formed on the bottom and side surfaces of the island-like isolated low-concentration impurity single crystal layer. A method of manufacturing a solid state relay according to claim 7, characterized in that: 9 Each diode of the photovoltaic array has a P-type conductive region which becomes an anode region except for a portion which becomes a cathode region on the surface of a low concentration impurity single crystal layer having N-type conductivity separated into islands. form,
8. The method of manufacturing a solid state relay according to claim 7, wherein the cathode region is formed using N-type high concentration impurity regions formed on the lower surface and side surfaces of the low concentration impurity single crystal layer. 10 The driving transistor includes a low concentration impurity single crystal layer having N type conductivity in the island-shaped isolated region, a P type conductive region serving as a gate region, and a high concentration N impurity region serving as a source region. The transistor is formed as a static induction type transistor in which the drain region is an N-type high-concentration impurity region formed on the bottom and side surfaces of the island-like isolated low-concentration impurity single crystal layer. Each diode of the photovoltaic array has P-type conductivity, which is an anode region, except for a cathode region on the surface of a low-concentration impurity single crystal layer having N-type conductivity separated into islands. A cathode region is formed using N-type high concentration impurity regions formed on the bottom and side surfaces of the low concentration impurity single crystal layer, and the photovoltaic force is formed in the drain region of the static induction transistor. Connect the positive electrode to the diode array,
The anode of the diode serving as the impedance element is connected to the source region, the cathode of the diode is connected to one end of the diffused resistor, the other end of the diffused resistor is connected to the gate region of the static induction transistor, and this connection The negative electrode of the photovoltaic diode array is connected to the point, the drain and source of the static induction transistor are connected to an output electrode pad, and the static induction transistor section and the impedance element are connected to each other. Claim 7, characterized in that the section is provided with a light shielding means.
Method for manufacturing the solid state relay described in Section 1.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61-68112 | 1986-03-24 | ||
| JP6811286 | 1986-03-24 | ||
| JP61-139911 | 1986-06-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6399616A JPS6399616A (en) | 1988-04-30 |
| JPH0478210B2 true JPH0478210B2 (en) | 1992-12-10 |
Family
ID=13364329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61255022A Granted JPS6399616A (en) | 1986-03-24 | 1986-10-27 | Solid-state relay and its manufacture |
Country Status (1)
| Country | Link |
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| JP (1) | JPS6399616A (en) |
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