JP2001053164A - Semiconductor storage device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To reduce the area of a DRAM gain cell by decreasing the number of interconnection layers. SOLUTION: A semiconductor storage device comprises, in a memory cell, a capacitor CAP, having one electrode connected with a read word line RWL, a first conductivity-type read transistor TR connected between the feeder line VDD of power supply voltage and a bit line BL and having a control electrode connected with the other electrode of the capacitor CAP, and a first conductivity-type write transistor TW connected between the other electrode of the capacitor CAP and the bit line BL and having a control electrode connected with a write word line WWL. At least one of the read transistor TR and the write transistor TW may comprises a thin-film transistor, or each transistor may comprise a bulk-type transistor.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、いわゆるＤＲＡＭ
ゲインセルの一種である２トランジスタ−１キャパシタ
型のメモリセルを有し、当該セル内で、キャパシタ電極
に保持された記憶データを、読み出しトランジスタによ
り増幅してビット線に読み出す半導体記憶装置に関す
る。The present invention relates to a so-called DRAM.
The present invention relates to a semiconductor memory device having a two-transistor-one-capacitor type memory cell which is a kind of a gain cell, in which storage data held in a capacitor electrode is amplified by a read transistor and read out to a bit line in the cell.

【０００２】[0002]

【従来の技術】現在、高密度、大容量の半導体メモリと
して最も代表的なＤＲＡＭ(Dynamic Random Access Mem
ory)では、図１６に示すように、ビット線ＢＬと共通電
位線ＳＬとの間にワード線ＷＬの電位によりオン／オフ
が制御されるトランジスタＴと、メモリキャパシタＭＣ
ＡＰとを直列接続させてメモリセルＭＣが構成されてい
る。この１トランジスタ−１キャパシタ型のメモリセル
ＭＣでは、メモリキャパシタＭＣＡＰとトランジスタＴ
との接続中点が記憶ノードＮＤとなり、この記憶ノード
に蓄えられた電荷量の差によりデータの“１”と“０”
を判別する。記憶データの読み出しに際して安定動作を
確保するには、ビット線ＢＬに十分な大きさの電位変化
を現出させることが必要であり、この観点からメモリキ
ャパシタＭＣＡＰについて、電荷を蓄積可能な容量（キ
ャパシタ容量）が決められる。2. Description of the Related Art At present, a DRAM (Dynamic Random Access Memory) which is the most representative of a high-density, large-capacity semiconductor memory.
ory), as shown in FIG. 16, a transistor T whose on / off is controlled by a potential of a word line WL between a bit line BL and a common potential line SL, and a memory capacitor MC
The memory cells MC are configured by connecting the APs in series. In this one-transistor-one-capacitor type memory cell MC, a memory capacitor MCAP and a transistor T
Is connected to the storage node ND, and the data "1" and "0" are determined by the difference in the amount of charge stored in the storage node.
Is determined. In order to ensure stable operation when reading stored data, it is necessary to cause a sufficiently large potential change to appear on the bit line BL. From this viewpoint, the memory capacitor MCAP has a capacity (capacitor capable of storing electric charge). Capacity) is determined.

【０００３】ところが、半導体メモリセルの専有面積の
縮小化にともない、キャパシタ容量値そのものが低下し
がちな傾向にあるうえ、大容量化によりビット線容量も
増大するため、ノイズに埋もれることなく読み出し可能
なビット線電位の変化が以前にも増して得にくくなって
いるということが顕著な問題になってきた。However, as the occupied area of the semiconductor memory cell is reduced, the capacitance value of the capacitor tends to decrease. In addition, since the bit line capacitance increases due to the increase in the capacitance, the data can be read without being buried in noise. It has become a remarkable problem that it is more difficult to obtain a change in bit line potential than before.

【０００４】この問題を解決するための一方策として、
スタック形、フィン形、円筒形など単位面積当たりの表
面積を増大させたキャパシタ電極を有するスタックドキ
ャパシタ、さらにはトレンチキャパシタなど、様々なキ
ャパシタ構造が提案されている。しかしながら、基板に
形成されるトレンチのアスペクト比、スタック電極層の
高さなど加工技術上の限界、あるいは複雑な構造を形成
するためのプロセスステップ数の増加による製造コスト
の増大などが原因で、単位面積当たりのキャパシタ容量
値を増加させることが困難になってきている。[0004] As one measure to solve this problem,
Various capacitor structures have been proposed, such as a stacked capacitor having a capacitor electrode with an increased surface area per unit area, such as a stack type, a fin type, and a cylindrical type, and a trench capacitor. However, due to processing technology limitations such as the aspect ratio of the trench formed in the substrate and the height of the stack electrode layer, or the increase in manufacturing costs due to the increase in the number of process steps for forming a complex structure, the unit is It is becoming difficult to increase the capacitance value of the capacitor per area.

【０００５】その一方で、キャパシタ容量は電極間に挟
むキャパシタ絶縁膜の誘電率に比例することから、誘電
率が高いキャパシタ絶縁材料の開発も行われている。と
ころが、誘電体材料の開発自体の難しさにくわえ、誘電
体との相性が良い電極材料の開発、これら新材料の加工
技術の開発など、開発テーマが多岐に渡り開発費用や新
規に導入すべき製造装置などが負担になって、ＤＲＡＭ
製造コストは増加の一途を辿っている。したがって、セ
ル面積を縮小しＤＲＡＭの大容量化を進めても、ビット
当たりのコストがなかなか下がらないのが現状である。On the other hand, since the capacitance of a capacitor is proportional to the dielectric constant of a capacitor insulating film sandwiched between electrodes, a capacitor insulating material having a high dielectric constant has been developed. However, in addition to the difficulty of developing the dielectric material itself, the development theme should be wide-ranging, such as the development of electrode materials that are compatible with the dielectric, the development of processing technology for these new materials, etc. Manufacturing equipment becomes burdensome, DRAM
Manufacturing costs are continually increasing. Therefore, even if the cell area is reduced and the capacity of the DRAM is increased, the cost per bit is not easily reduced at present.

【０００６】かかる背景のもと、構造および材料を変更
せずにセル面積の縮小を進めるとした場合、ＤＲＡＭセ
ルの読み出し信号が小さくなり、ついにはメモリセルに
記憶されたデータを検出することが困難になることが予
想される。Under such a background, if the cell area is reduced without changing the structure and the material, the read signal of the DRAM cell becomes small, and finally, the data stored in the memory cell may be detected. It is expected to be difficult.

【０００７】そこで、書き込み用と読み出し用に少なく
とも２つ以上のトランジスタを有し、記憶データを読み
出しトランジスタで増幅してビット線に出力する、いわ
ゆるゲインセルが再び注目を集めている。このゲインセ
ルの一種として、たとえば、文献“A New SOI DRAM Gai
n Cell for Mbit DRAM's, H.Shichijo et al., Extende
d Abstracts of the 16th Conference on Solid State
Device and Materials, A-7-3, 1984, pp.265-268 ”に
は、２トランジスタ−１キャパシタ型のＤＲＡＭセル
（以下、従来のＤＲＡＭゲインセルという）が記載され
ている。Therefore, a so-called gain cell, which has at least two transistors for writing and reading and amplifies stored data by the reading transistor and outputs the amplified data to the bit line, has attracted attention again. As one type of the gain cell, for example, a document “A New SOI DRAM Gai
n Cell for Mbit DRAM's, H. Shichijo et al., Extende
d Abstracts of the 16th Conference on Solid State
Device and Materials, A-7-3, 1984, pp. 265-268 "describes a two-transistor, one-capacitor DRAM cell (hereinafter referred to as a conventional DRAM gain cell).

【０００８】この従来のＤＲＡＭゲインセルについて、
図１７に回路図を、図１８（Ａ）にメモリセル２個分の
平面図を、図１８（Ｂ）に図１８（Ａ）のＡ−Ａ’線に
沿った断面図をそれぞれ示す。従来のＤＲＡＭゲインセ
ル１００は、図１７に示すように、書き込みトランジス
タＴＷ、読み出しトランジスタＴＲおよびキャパシタＣ
ＡＰから構成される。書き込みトランジスタＴＷは、ゲ
ートが書き込みワード線ＷＷＬに接続され、ソース，ド
レインの一方が書き込みビット線ＷＢＬに接続されてい
る。読み出しトランジスタＴＲは、ゲートが書き込みト
ランジスタＴＷのソース，ドレインの他方に接続され、
ソースが読み出しビット線ＲＢＬに接続され、ドレイン
が電源電圧Ｖ_DDの供給線ＶＤＤに接続されている。キャ
パシタＣＡＰは、一方電極が読み出しトランジスタＴＲ
と書き込みトランジスタＴＷの接続中点に接続され、他
方電極が読み出しワード線ＲＷＬに接続されている。こ
のキャパシタＣＡＰの一方電極、および、これに接続さ
れた読み出しトランジスタＴＲと書き込みトランジスタ
ＴＷの接続中点が、当該メモリセルＭＣの記憶ノードＳ
Ｎをなす。[0008] With respect to this conventional DRAM gain cell,
FIG. 17 is a circuit diagram, FIG. 18A is a plan view of two memory cells, and FIG. 18B is a cross-sectional view taken along line AA ′ of FIG. 18A. As shown in FIG. 17, a conventional DRAM gain cell 100 includes a write transistor TW, a read transistor TR, and a capacitor C.
It consists of an AP. The write transistor TW has a gate connected to the write word line WWL, and one of a source and a drain connected to the write bit line WBL. The read transistor TR has a gate connected to the other of the source and the drain of the write transistor TW,
Source connected to the read bit line RBL, the drain is connected to the supply line VDD of the power supply voltage V _DD. One electrode of the capacitor CAP has a read transistor TR.
And the write transistor TW is connected to the connection middle point, and the other electrode is connected to the read word line RWL. One electrode of the capacitor CAP and a connection midpoint between the read transistor TR and the write transistor TW connected thereto are connected to the storage node S of the memory cell MC.
Make N.

【０００９】このメモリセルの素子構造において、図１
８に示すように、半導体バルクに形成したトランジスタ
に対し、薄膜トランジスタおよび積層膜構造のキャパシ
タを集積化させている。半導体基板１０１の表面に、所
定の繰り返しパターンにて形成した素子分離絶縁層１０
２の周囲に半導体能動領域が形成されている。半導体能
動領域のパターンは、ビット線方向（図の横方向）に長
く互いに平行な２本の配線部分を有する。これにより、
電源電圧Ｖ_DDの供給線ＶＤＤおよび読み出しビット線Ｒ
ＢＬが形成されている。この能動領域の２本の配線部分
は、各セルごとに設けた短い短絡線部１０３で連結され
ている。この短絡線部１０３をトランジスタの能動領域
として、半導体バルク型のトランジスタ（読み出しトラ
ンジスタＴＲ）が設けられている。すなわち、読み出し
トランジスタＴＲのゲート電極となるポリシリコン層１
０５が、短絡線部１０３の能動領域上にゲート絶縁膜１
０４を介して積層され、かつ、素子分離絶縁層１０２上
に延びて配線されることで隣接する２つのセル間で共通
に設けられている。In the device structure of this memory cell, FIG.
As shown in FIG. 8, a thin film transistor and a capacitor having a laminated film structure are integrated with a transistor formed in a semiconductor bulk. An element isolation insulating layer 10 formed in a predetermined repetition pattern on the surface of a semiconductor substrate 101
2, a semiconductor active region is formed. The pattern of the semiconductor active region has two wiring portions that are long and parallel to each other in the bit line direction (lateral direction in the drawing). This allows
Supply line VDD and the read bit line R of the power supply voltage V _DD
BL is formed. The two wiring portions of the active region are connected by a short short-circuit portion 103 provided for each cell. A semiconductor bulk type transistor (readout transistor TR) is provided using the short-circuit line portion 103 as an active region of the transistor. That is, the polysilicon layer 1 serving as the gate electrode of the read transistor TR
05 is the gate insulating film 1 on the active area of the short-circuit line portion 103.
The layers are stacked via the semiconductor element 04 and are extended and wired on the element isolation insulating layer 102 to be provided in common between two adjacent cells.

【００１０】この第１の導電層であるポリシリコン層１
０５上に、図１８に示すように、所定の膜厚の絶縁膜１
０６，１０７を介してそれぞれ、第２、第３の導電層１
０８，１０９が形成されている。第２の導電層１０８
は、素子分離絶縁層１０２上でポリシリコン層１０５と
交差し、ワード線方向（図の縦方向）に配線されてい
る。この第２の導電層１０８とポリシリコン層１０５と
の交差部に薄膜トランジスタ（書き込みトランジスタＴ
Ｗ）が形成されている。第２の導電層１０８は、書き込
みトランジスタＴＷのゲート電極を兼ねる書き込みワー
ド線ＷＷＬを構成する。ポリシリコン層１０５は、この
第２の導電層１０８の直下のみｐ型不純物が導入され、
他はｎ型不純物が導入されている。The polysilicon layer 1 as the first conductive layer
As shown in FIG. 18, the insulating film 1 having a predetermined thickness
06, 107 via the second and third conductive layers 1 respectively.
08, 109 are formed. Second conductive layer 108
Are intersected with the polysilicon layer 105 on the element isolation insulating layer 102 and are wired in the word line direction (vertical direction in the figure). A thin film transistor (write transistor T) is provided at the intersection of the second conductive layer 108 and the polysilicon layer 105.
W) is formed. The second conductive layer 108 forms a write word line WWL which also serves as a gate electrode of the write transistor TW. In the polysilicon layer 105, a p-type impurity is introduced only directly below the second conductive layer 108,
Others are doped with n-type impurities.

【００１１】第３の導電層１０９は、読み出しトランジ
スタＴＲ上を覆うほど広い幅を有し、ワード線方向（図
の縦方向）に配線されている。第３の導電層１０９は、
ポリシリコン層１０５に対し薄いキャパシタ絶縁膜１０
７を介して容量結合している。第３の導電層１０９は、
キャパシタＣＡＰの上部電極を兼ねる読み出しワード線
ＲＷＬを構成する。The third conductive layer 109 has a width so as to cover the read transistor TR, and is wired in the word line direction (vertical direction in the drawing). The third conductive layer 109 is
A thin capacitor insulating film 10 for the polysilicon layer 105
7, and is capacitively coupled. The third conductive layer 109 is
The read word line RWL also serves as the upper electrode of the capacitor CAP.

【００１２】このようなトランジスタＴＲ，ＴＷおよび
キャパシタＣＡＰ上は、比較的厚い層間絶縁膜１１０で
覆われている。層間絶縁膜１１０は、その表面が平坦化
され、その２セル間の境界部分中央付近には、コンタク
ト孔が開口されている。コンタクト孔内はタングステン
等の導電材料で埋め込まれ、これによりビットコンタク
トＢＣが形成されている。図１８（Ａ）では図示を省略
しているが、ビットコンタクトＢＣ上を通りビット線方
向に長い書き込みビット線ＷＢＬが、層間絶縁膜１１０
上に配線されている。The above-mentioned transistors TR, TW and capacitor CAP are covered with a relatively thick interlayer insulating film 110. The surface of the interlayer insulating film 110 is flattened, and a contact hole is opened near the center of the boundary between the two cells. The inside of the contact hole is filled with a conductive material such as tungsten, thereby forming the bit contact BC. Although not shown in FIG. 18A, a write bit line WBL that extends over the bit contact BC and extends in the bit line direction is formed in the interlayer insulating film 110.
Wired on top.

【００１３】このメモリセル１００では、記憶ノードＳ
Ｎの電荷蓄積量を変えることによって、読み出しトラン
ジスタＴＲのゲート電極のバイアス値を変化させる。た
とえば、記憶ノードＳＮの電荷蓄積量がゼロ、または、
読み出し時の所定バイアス条件下で読み出しトランジス
タＴＲがオンしない程度に少ない状態を記憶データの
“０”に対応させ、読み出しトランジスタＴＲがオンす
るほど電荷の蓄積がある状態を記憶データの“１”に対
応させる。In this memory cell 100, storage node S
The bias value of the gate electrode of the read transistor TR is changed by changing the charge accumulation amount of N. For example, the charge accumulation amount of the storage node SN is zero, or
The state that is so small that the read transistor TR is not turned on under the predetermined bias condition at the time of reading is made to correspond to the storage data “0”, and the state where charge is accumulated as the read transistor TR is turned on is changed to the storage data “1” Make it correspond.

【００１４】書き込み時には、書き込みワード線ＷＷＬ
を活性化して書き込みトランジスタＴＷをオンさせて、
書き込みビット線ＷＢＬの設定電位に応じて、上記した
記憶ノードＳＮの電荷蓄積量を変更する。At the time of writing, a write word line WWL
To turn on the write transistor TW,
The charge storage amount of the storage node SN is changed according to the set potential of the write bit line WBL.

【００１５】また、読み出し時には、記憶データ“１”
の場合、上記した記憶ノードＳＮの電荷蓄積量が相対的
に多いので読み出しトランジスタＴＲがオンして、電荷
が電源電圧Ｖ_DDの供給線ＶＤＤから読み出しビット線Ｒ
ＢＬに供給され、その電位が上昇する。一方、記憶デー
タ“０”の場合、記憶ノードＳＮの電荷蓄積量がゼロま
たは相対的に少ないので読み出しトランジスタＴＲはオ
フのままとなり、ビット線ＲＢＬの電圧は初期状態（プ
リチャージ電圧）を維持する。この記憶データに応じた
読み出しビット線ＲＢＬの電位変化を、図示しないセン
スアンプで検出し、記憶データとして判別する。At the time of reading, the storage data "1"
Cases, the read transistor TR is turned on since the charge storage amount of the storage node SN as described above is relatively large, the read bit line charge from the supply line VDD of the power supply voltage V _DD R
BL is supplied to BL and its potential rises. On the other hand, in the case of the storage data “0”, since the charge storage amount of the storage node SN is zero or relatively small, the read transistor TR remains off, and the voltage of the bit line RBL maintains the initial state (precharge voltage). . A change in the potential of the read bit line RBL according to the stored data is detected by a sense amplifier (not shown) and determined as stored data.

【００１６】このように、キャパシタＣＡＰの電荷蓄積
は、記憶データに応じて読み出しトランジスタＴＲのオ
ン／オフが制御できる程度でよい。つまり、このメモリ
セルでは、１トランジスタ−１キャパシタ型ＤＲＡＭセ
ルのようにキャパシタの蓄積電荷で直接、大きな容量の
ビット線を充放電する必要がないため、キャパシタの電
荷蓄積容量が小さくて済む。この結果、この構造のメモ
リセルでは、とくにキャパシタ構造を工夫して単位面積
当たりの電荷蓄積量を向上させなくてもよく、また、高
い誘電率のキャパシタ誘電体材料を開発する必要がな
い。つまり、構造が複雑でないため作り易いうえ、プロ
セスの煩雑化に伴う製造コストの上昇がないという利点
がある。As described above, the amount of charge stored in the capacitor CAP may be such that the ON / OFF of the read transistor TR can be controlled in accordance with the stored data. That is, in this memory cell, unlike the one-transistor one-capacitor type DRAM cell, it is not necessary to directly charge and discharge a large-capacity bit line with the stored charge of the capacitor, so that the charge storage capacity of the capacitor is small. As a result, in the memory cell having this structure, it is not necessary to improve the charge storage amount per unit area by devising a capacitor structure, and it is not necessary to develop a capacitor dielectric material having a high dielectric constant. That is, there is an advantage that the structure is not complicated, so that it is easy to manufacture, and that the manufacturing cost does not increase due to the complicated process.

【００１７】[0017]

【発明が解決しようとする課題】ところが、この２トラ
ンジスタ−１キャパシタ型のメモリセル１００では、書
き込み用と読み出し用の２本のワード線にくわえ、書き
込み用と読み出し用の２本のビット線が必要であり、配
線層が非常に多い。したがって、この配線層の多さがセ
ル面積の縮小化の制限要因となる可能性が高い。However, in this two-transistor one-capacitor type memory cell 100, two bit lines for writing and reading are provided in addition to two word lines for writing and reading. Necessary and very many wiring layers. Therefore, there is a high possibility that this large number of wiring layers will be a limiting factor in reducing the cell area.

【００１８】とくに、このタイプのメモリセルアレイを
ロジック回路と同一チップ上に集積化したメモリ−ロジ
ック混載ＩＣでは、ロジックプロセスとの整合をとる必
要があるので無闇に配線層の多層化ができず、同じ階層
に異なる配線層を並べて設計せざるを得ない。半導体チ
ップのコストは製造コストのほかに材料コストとのトー
タルで決まることから、セル面積を極力小さくすること
は重要であり、なかでも配線層数の低減はメモリ−ロジ
ック混載を視野に入れると、極めて重要な課題である。In particular, in a memory-logic hybrid IC in which this type of memory cell array is integrated on the same chip as a logic circuit, it is necessary to match with the logic process, so that the wiring layers cannot be multilayered indiscriminately. It is inevitable to design different wiring layers in the same hierarchy. Since the cost of a semiconductor chip is determined by the total of the material cost in addition to the manufacturing cost, it is important to minimize the cell area. This is a very important issue.

【００１９】本発明の目的は、配線層数を低減してセル
面積の縮小が可能な半導体記憶装置を提供することにあ
る。An object of the present invention is to provide a semiconductor memory device in which the number of wiring layers can be reduced and the cell area can be reduced.

【００２０】[0020]

【課題を解決するための手段】本発明に係る半導体記憶
装置は、複数のメモリセルを有し、各メモリセル内に、
一方電極が読み出しワード線に接続されたキャパシタ
と、電源電圧の供給線とビット線との間に接続され、制
御電極が上記キャパシタの他方電極に接続された第１導
電型の読み出しトランジスタと、上記キャパシタの他方
電極と上記ビット線との間に接続され、制御電極が書き
込みワード線に接続された第１導電型の書き込みトラン
ジスタとをメモリセル内に有し、上記読み出しトランジ
スタおよび上記書き込みトランジスタの少なくとも一方
が薄膜トランジスタから構成されている。あるいは、上
記読み出しトランジスタおよび上記書き込みトランジス
タの双方がバルク型のトランジスタから構成されてい
る。A semiconductor memory device according to the present invention has a plurality of memory cells, and each memory cell includes:
A capacitor having one electrode connected to the read word line, a first conductivity type read transistor connected between the supply voltage supply line and the bit line, and a control electrode connected to the other electrode of the capacitor; A memory cell includes a first conductivity type write transistor connected between the other electrode of the capacitor and the bit line, and a control electrode connected to the write word line, wherein at least one of the read transistor and the write transistor One is composed of a thin film transistor. Alternatively, both the read transistor and the write transistor are constituted by bulk transistors.

【００２１】好適に、上記ビット線に、ラッチ機能を備
えたセンスアンプが接続されている。Preferably, a sense amplifier having a latch function is connected to the bit line.

【００２２】上記メモリセルの動作モードは２つ存在す
る。ビット線を単線化したことにともない、上記読み出
しトランジスタおよび上記書き込みトランジスタのしき
い値は、記憶電荷のリーク防止および読み出しトランジ
スタの正常動作の観点から、最適範囲が存在する。The memory cell has two operation modes. With the use of a single bit line, the threshold values of the read transistor and the write transistor have an optimal range from the viewpoint of preventing leakage of storage charge and normal operation of the read transistor.

【００２３】第１の動作モードにとって好適には、たと
えばチャネル導電型がｎ型の場合、上記読み出しトラン
ジスタのしきい値は、記憶データの論理に応じて異なる
値をとる記憶ノードの電位より、大きく設定されてい
る。データ保持時の電荷リーク防止のためである。この
場合、上記読み出しトランジスタのしきい値は、上記記
憶ノードのハイレベルの電位と、読み出し時に上記読み
出しワード線に印加される電圧に応じて容量結合により
上昇する記憶ノードの電位上昇分との加算値より小さ
く、かつ、上記記憶ノードのローレベルの電位と上記記
憶ノードの電位上昇分との加算値より大きい値に設定さ
れている。読み出しトランジスタの正常動作のためであ
る。Preferably, for the first operation mode, for example, when the channel conductivity type is n-type, the threshold value of the read transistor is larger than the potential of the storage node having a different value according to the logic of the storage data. Is set. This is to prevent charge leakage during data retention. In this case, the threshold value of the read transistor is the sum of the high-level potential of the storage node and the potential rise of the storage node which is increased by capacitive coupling according to the voltage applied to the read word line during reading. The value is set to be smaller than the value and larger than the sum of the low-level potential of the storage node and the potential rise of the storage node. This is for normal operation of the read transistor.

【００２４】第２の動作モードにとって好適には、たと
えばチャネル導電型がｎ型の場合、上記書き込みトラン
ジスタのしきい値は、書き込み時に読み出しワード線に
印加される電圧に応じてキャパシタの容量結合により上
昇した上記記憶ノードの電位上昇分から、記憶データの
論理に応じて異なる値をとる記憶ノードの電位を引いた
値より、大きく設定されている。データ保持時の電荷リ
ーク防止のためである。この場合、上記読み出しトラン
ジスタのしきい値は、上記記憶ノードのハイレベルの電
位より小さく、かつ、上記記憶ノードのローレベルの電
位より大きい値に設定されている。読み出しトランジス
タの正常動作のためである。Preferably, for the second operation mode, for example, when the channel conductivity type is n-type, the threshold value of the write transistor is determined by the capacitive coupling of the capacitor according to the voltage applied to the read word line at the time of writing. The value is set to be larger than a value obtained by subtracting the potential of the storage node having a different value according to the logic of the storage data from the increased potential of the storage node. This is to prevent charge leakage during data retention. In this case, the threshold value of the read transistor is set to a value smaller than the high-level potential of the storage node and larger than the low-level potential of the storage node. This is for normal operation of the read transistor.

【００２５】このような構成の半導体記憶装置では、上
述したしきい値の条件のもと正常動作を保証したうえ
で、ビット線が単線化されている。したがって、その
分、セル面積が小さい。In the semiconductor memory device having such a configuration, the normal operation is guaranteed under the above-described threshold condition, and the bit line is made single. Therefore, the cell area is correspondingly small.

【００２６】ビット線を単線化したことにともない、た
とえば書き換えの際には、まず、書き込み動作の前に読
み出しを行い元データをビット線にラッチしておく。読
み出しでは、たとえば、ビット線をディスチャージした
後、書き込みワード線電位をローレベルの状態で、読み
出しワード線にハイレベルの電位を設定する。キャパシ
タの容量結合により記憶ノード電位が上昇し、記憶デー
タ（記憶ノードの初期電位）に応じて読み出しトランジ
スタがオンまたはオフする。これによりビット線に記憶
データに応じて電位差が生じる。この電位差は、センス
アンプで増幅されビット線にラッチされる。書き込みで
は、まず、書き換え対象のセル（選択セル）が接続され
たビット線のみ新データを設定する。その後、読み出し
ワード線電位を第１の動作モードではローレベル、第２
の動作モードではハイレベルにした状態で、書き込みワ
ード線電位をローレベルからハイレベルに変化させる。
これにより、選択セルに新データが書き込まれ、他の非
選択セルは元データが再書き込みされる。As the bit line is made into a single line, for example, at the time of rewriting, first, reading is performed before the writing operation, and the original data is latched on the bit line. In reading, for example, after discharging a bit line, a high level potential is set to the read word line while the write word line potential is at a low level. The storage node potential increases due to the capacitive coupling of the capacitor, and the read transistor is turned on or off according to storage data (initial potential of the storage node). Thereby, a potential difference is generated in the bit line according to the stored data. This potential difference is amplified by the sense amplifier and latched on the bit line. In writing, first, new data is set only on the bit line connected to the cell to be rewritten (selected cell). Thereafter, the read word line potential is set to low level in the first operation mode,
In the operation mode (1), the write word line potential is changed from the low level to the high level while the level is at the high level.
As a result, the new data is written in the selected cell, and the original data is rewritten in the other unselected cells.

【００２７】[0027]

【発明の実施の形態】第１実施形態 図１は、本発明の実施形態に係る半導体記憶装置のメモ
リセルアレイおよびその周辺回路の要部を示すブロック
図である。この半導体記憶装置１において、メモリセル
アレイ内にｍ個×ｎ個（ｍ，ｎ：任意の自然数）のメモ
リセル（ＤＲＡＭゲインセル）がマトリックス状に配置
されている。また、各列に１つずつ、参照セルＲＣ、セ
ンスアンプＳＡ、ディスチャージ回路ＤＣＨおよび列選
択回路が設けられている。DESCRIPTION OF THE PREFERRED EMBODIMENTS First Embodiment FIG. 1 is a block diagram showing a main part of a memory cell array and its peripheral circuits of a semiconductor memory device according to an embodiment of the present invention. In this semiconductor memory device 1, m × n (m, n: arbitrary natural numbers) memory cells (DRAM gain cells) are arranged in a matrix in a memory cell array. Further, one reference cell RC, one sense amplifier SA, one discharge circuit DCH, and one column selection circuit are provided for each column.

【００２８】図２にＤＲＡＭゲインセルを、また図３に
図１の各列の要部構成を、それぞれ回路図で示す。この
ＤＲＡＭゲンセルＭＣｉｊ（ｉ＝１〜ｍ，ｊ＝１〜ｎ；
以下、単にＭＣと表記）は、図２に示すように、従来の
２トランジスタ−１キャパシタ型のセルにおいて、ビッ
ト線ＢＬを書き込み用と読み出し用に分けずに、１本で
共用したものである。なお、メモリセルＭＣ以外につい
ては、参照セルＲＣがビット線ＢＬと対を成すビット補
線ＢＬ＿に接続され、センスアンプＳＡ、ディスチャー
ジ回路ＤＣＨおよび列選択回路がビット線ＢＬとビット
補線ＢＬ＿の双方に接続されている。FIG. 2 is a circuit diagram of a DRAM gain cell, and FIG. 3 is a circuit diagram of a main configuration of each column in FIG. This DRAM gene cell MCij (i = 1 to m, j = 1 to n;
In the following, as shown in FIG. 2, the bit line BL is shared by one of the conventional two-transistor and one-capacitor type cells without being divided into a write line and a read line. . Except for the memory cell MC, the reference cell RC is connected to a bit auxiliary line BL_ paired with the bit line BL, and the sense amplifier SA, the discharge circuit DCH and the column selection circuit are connected to both the bit line BL and the bit auxiliary line BL_. It is connected to the.

【００２９】ＤＲＡＭゲンセルＭＣは、図２に示すよう
に、書き込みトランジスタＴＷ、読み出しトランジスタ
ＴＲおよびキャパシタＣＡＰから構成される。書き込み
トランジスタＴＷは、ゲートが書き込みワード線ＷＷＬ
に接続され、ソース，ドレインの一方がビット線ＢＬに
接続されている。読み出しトランジスタＴＲは、ゲート
が書き込みトランジスタＴＷのソース，ドレインの他方
に接続され、ソースがビット線ＢＬに接続され、ドレイ
ンが電源電圧Ｖ_DDの供給線ＶＤＤに接続されている。キ
ャパシタＣＡＰは、一方電極が読み出しトランジスタＴ
Ｒと書き込みトランジスタＴＷの接続中点に接続され、
他方電極が読み出しワード線ＲＷＬに接続されている。
このキャパシタＣＡＰの一方電極、および、これに接続
された読み出しトランジスタＴＲと書き込みトランジス
タＴＷの接続中点が、当該メモリセルＭＣの記憶ノード
ＳＮをなす。As shown in FIG. 2, the DRAM cell MC comprises a write transistor TW, a read transistor TR and a capacitor CAP. The write transistor TW has a gate that is a write word line WWL.
And one of a source and a drain is connected to the bit line BL. Read transistor TR has a gate connected to the source of the write transistor TW, the other of the drain, a source connected to bit line BL, and a drain connected to the supply line VDD of the power supply voltage V _DD. One electrode of the capacitor CAP has a read transistor T
R is connected to the connection midpoint between the write transistor TW and
The other electrode is connected to the read word line RWL.
One electrode of the capacitor CAP, and a connection midpoint between the read transistor TR and the write transistor TW connected thereto form a storage node SN of the memory cell MC.

【００３０】参照セルＲＣは、図３に示すように、参照
書き込みトランジスタＲＴＷ、参照読み出しトランジス
タＲＴＲおよび参照キャパシタＲＣＡＰから構成され
る。参照書き込みトランジスタＲＴＷは、ゲートが参照
書き込みワード線ＲＷＷＬに接続され、ソース，ドレイ
ンの一方がビット補線ＢＬ＿に接続されている。参照読
み出しトランジスタＲＴＲは、ゲートが参照書き込みト
ランジスタＲＴＷのソース，ドレインの他方に接続さ
れ、ソースがビット補線ＢＬ＿に接続され、ドレインが
電源電圧Ｖ_DDの供給線ＶＤＤに接続されている。参照キ
ャパシタＲＣＡＰは、一方電極が参照読み出しトランジ
スタＲＴＲと参照書き込みトランジスタＲＴＷの接続中
点に接続され、他方電極が参照読み出しワード線ＲＲＷ
Ｌに接続されている。この参照キャパシタＲＣＡＰの一
方電極、および、これに接続された参照読み出しトラン
ジスタＲＴＲと参照書き込みトランジスタＲＴＷの接続
中点が、当該参照セルＭＣにおける参照電圧の記憶ノー
ドＲＳＮをなす。As shown in FIG. 3, the reference cell RC includes a reference write transistor RTW, a reference read transistor RTR, and a reference capacitor RCAP. The reference write transistor RTW has a gate connected to the reference write word line RWWL, and one of a source and a drain connected to the bit auxiliary line BL_. Referring read transistor RTR, the gate is connected to a source of reference write transistor RTW, the other of the drain, a source connected to the complementary bit line BL_, and the drain is connected to the supply line VDD of the power supply voltage V _DD. The reference capacitor RCAP has one electrode connected to a connection point between the reference read transistor RTR and the reference write transistor RTW, and the other electrode connected to the reference read word line RRW.
L. One electrode of the reference capacitor RCAP and a connection midpoint between the reference read transistor RTR and the reference write transistor RTW connected thereto form a reference voltage storage node RSN in the reference cell MC.

【００３１】センスアンプＳＡは、ｐＭＯＳトランジス
タＰＳ１とｎＭＯＳトランジスタＮＳ１により構成され
たＣＭＯＳインバータ、および、ｐＭＯＳトランジスタ
ＰＳ２とｎＭＯＳトランジスタＮＳ２により構成された
ＣＭＯＳインバータとにより構成されている。図示のよ
うに、センスアンプＳＡは、これらのインバータの入力
端子と出力端子が互いに交差して接続されたラッチ回路
である。The sense amplifier SA is composed of a CMOS inverter composed of a pMOS transistor PS1 and an nMOS transistor NS1, and a CMOS inverter composed of a pMOS transistor PS2 and an nMOS transistor NS2. As shown, the sense amplifier SA is a latch circuit in which input terminals and output terminals of these inverters are connected to cross each other.

【００３２】センスアンプＳＡにおいて、ｐＭＯＳトラ
ンジスタＰＳ１，ＰＳ２のソースがともに正側駆動電圧
の供給線ＳＰＬに接続され、ｎＭＯＳトランジスタＮＳ
１，ＮＳ２のソースがともに負側駆動電圧の供給線ＳＮ
Ｌに接続されている。ｐＭＯＳトランジスタＰＳ１とｎ
ＭＯＳトランジスタＮＳ１の各ドレイン、およびｐＭＯ
ＳトランジスタＰＳ２とｎＭＯＳトランジスタＮＳ２の
各ゲートがビット線ＢＬに接続されている。同様に、ｐ
ＭＯＳトランジスタＰＳ２とｎＭＯＳトランジスタＮＳ
２の各ドレイン、およびｐＭＯＳトランジスタＰＳ１と
ｎＭＯＳトランジスタＮＳ１の各ゲートがビット補線Ｂ
Ｌ＿に接続されている。In the sense amplifier SA, the sources of the pMOS transistors PS1 and PS2 are both connected to the positive drive voltage supply line SPL, and the nMOS transistor NS
1 and NS2 are both supply lines SN of the negative drive voltage.
L. pMOS transistors PS1 and n
Each drain of MOS transistor NS1 and pMO
Each gate of the S transistor PS2 and the nMOS transistor NS2 is connected to the bit line BL. Similarly, p
MOS transistor PS2 and nMOS transistor NS
2 and the gates of the pMOS transistor PS1 and the nMOS transistor NS1
L_.

【００３３】ディスチャージ回路ＤＣＨは、トランジス
タＱ１，Ｑ２，Ｑ３により構成されている。トランジス
タＱ１は、電位等価（イコライジイング）用のｎＭＯＳ
トランジスタであり、ビット線ＢＬとビット補線ＢＬ＿
との間に接続されている。トランジスタＱ２およびＱ３
は、接地電位接続（グランディング）用のｎＭＯＳトラ
ンジスタであり、ビット線ＢＬとビット補線ＢＬ＿との
間に直列接続され、その接続中点が接地電位ＧＮＤの供
給線（接地線）に接続されている。トランジスタＱ１，
Ｑ２，Ｑ３は、ともにディスチャージ制御信号ＥＱの供
給線に接続されている。The discharge circuit DCH comprises transistors Q1, Q2, Q3. The transistor Q1 is an nMOS for potential equalization (equalizing).
A transistor, the bit line BL and the bit auxiliary line BL_
Is connected between. Transistors Q2 and Q3
Is an nMOS transistor for ground potential connection (grounding), which is connected in series between the bit line BL and the bit auxiliary line BL_, and whose connection midpoint is connected to the supply line (ground line) of the ground potential GND. ing. Transistor Q1,
Q2 and Q3 are both connected to a supply line for the discharge control signal EQ.

【００３４】列選択回路は、ビット線ＢＬとデータ入出
力線Ｉ／Ｏとの間に接続されたトランジスタＱ４と、ビ
ット補線ＢＬ＿とデータ入出力補線Ｉ／Ｏ＿との間に接
続されたトランジスタＱ５とからなる。両トランジスタ
Ｑ４，Ｑ５は、たとえばｎＭＯＳトランジスタからな
り、ゲートが相互接続されて図示しない列デコーダに入
力されている。The column selection circuit is connected between a bit line BL and a data input / output line I / O, a transistor Q4, and connected between a bit auxiliary line BL_ and a data input / output auxiliary line I / O_. And a transistor Q5. Both transistors Q4 and Q5 are composed of, for example, nMOS transistors and have their gates connected to each other and input to a column decoder (not shown).

【００３５】つぎに、本発明の実施形態に係る単一ビッ
ト線タイプのメモリセルＭＣのパターンおよび断面の構
造を３例、図４〜図６を参照しながら説明する。Next, three examples of the pattern and cross-sectional structure of the single bit line type memory cell MC according to the embodiment of the present invention will be described with reference to FIGS.

【００３６】図４に示す第１の構造例において、半導体
基板１０の表面に所定の繰り返しパターンにて形成した
素子分離絶縁層１１の周囲に、ｐ型の半導体能動領域が
形成されている。半導体能動領域のパターンは、ワード
線方向（図の縦方向）に長い配線部分を有し、この配線
部分にｎ型不純物が高濃度に導入されることにより電源
電圧Ｖ_DDの供給線ＶＤＤをなす高濃度不純物領域１２が
形成されている。この能動領域の配線部分（電源電圧供
給線ＶＤＤ）は、隣接する２セル間で共有されている。
つまり、図４でビット線方向（図の横方向）に一列に連
なる４個のセルＡ〜Ｄにおいて、電源電圧供給線ＶＤＤ
が、セルＡとセルＢ間、セルＣとセルＤ間でそれぞれ共
有されている。ｐ型能動領域は、電源電圧供給線ＶＤＤ
と直交する左右のそれぞれの方向にセル中央付近まで延
びている。このｐ型能動領域の延在部分同士の対向間隔
における素子分離絶縁層１１の下に、ｎ型不純物が高濃
度に導入されることにより、ビット線に接続される高濃
度不純物領域（ビット線接続不純物領域）１３が形成さ
れている。In the first structural example shown in FIG. 4, a p-type semiconductor active region is formed around an element isolation insulating layer 11 formed in a predetermined repetitive pattern on the surface of a semiconductor substrate 10. Pattern of the semiconductor active region has a long wiring portion in the word line direction (vertical direction in the figure), forms a supply line VDD of the power supply voltage V _DD by n-type impurity is introduced at a high concentration in the wiring portion A high concentration impurity region 12 is formed. The wiring portion (power supply voltage supply line VDD) of the active region is shared between two adjacent cells.
That is, in the four cells A to D that are arranged in a row in the bit line direction (horizontal direction in the drawing) in FIG.
Are shared between cell A and cell B, and between cell C and cell D, respectively. The p-type active region includes a power supply voltage supply line VDD.
And extends to the vicinity of the center of the cell in each of the left and right directions orthogonal to. An n-type impurity is introduced at a high concentration below the element isolation insulating layer 11 at the interval between the extending portions of the p-type active region, so that a high-concentration impurity region (bit line connection) connected to the bit line is formed. An impurity region 13 is formed.

【００３７】ｐ型能動領域の表面には、たとえば１０ｎ
ｍ程度の酸化シリコンからなる第１ゲート絶縁膜１４が
成膜されている。電源電圧供給線ＶＤＤより内側の第１
ゲート絶縁膜１４部分上から素子分離絶縁層１１上にか
けて、たとえばポリシリコンからなる第１配線層１５が
形成されている。第１配線層１５は、隣接するセルＢと
セルＣで共通に設けられている。第１配線層１５上に、
たとえば、１０ｎｍ程度の酸化シリコンからなる第２ゲ
ート絶縁膜１６を介してポリシリコンまたは金属からな
る第２配線層１７が直交している。第２配線層１７は、
ワード線方向（図の縦方向）に配線された書き込みワー
ド線ＷＷＬを構成する。On the surface of the p-type active region, for example, 10 n
A first gate insulating film 14 of about m silicon oxide is formed. 1st power supply line VDD
A first wiring layer 15 made of, for example, polysilicon is formed from over the gate insulating film 14 to over the element isolation insulating layer 11. The first wiring layer 15 is provided commonly for the adjacent cells B and C. On the first wiring layer 15,
For example, a second wiring layer 17 made of polysilicon or metal is orthogonal to a second gate insulating film 16 made of silicon oxide having a thickness of about 10 nm. The second wiring layer 17
Write word lines WWL arranged in the word line direction (vertical direction in the figure) are formed.

【００３８】第１配線層１５の第２配線層１７との交差
部分にｐ型不純物が添加され、その他の部分はｎ型不純
物が高濃度に添加され、これにより書き込みトランジス
タＴＷが形成されている。書き込みトランジスタＴＷは
ＴＦＴ(Thin Film Transistor)であり、第１配線層１５
のｐ型不純物領域がチャネル形成不純物領域、その両側
のｎ型不純物領域がソース・ドレイン不純物領域、チャ
ネル形成不純物領域上に第２ゲート絶縁膜１６を介して
交差する第２配線層１７（書き込みワード線ＷＷＬ）が
ゲート電極として、それぞれ機能する。一方、第１配線
層１５が素子分離絶縁層１１周囲まで延在した箇所に読
み出しトランジスタＴＲが形成されている。読み出しト
ランジスタＴＲはバルク型のトランジスタであり、この
第１配線層１５の延在箇所がゲート電極、その下に第１
ゲート絶縁膜１４を介して対向する半導体基板１０のｐ
型不純物領域がチャネル形成不純物領域、その両側に位
置する電源電圧供給線ＶＤＤをなす高濃度不純物領域１
２およびビット線接続不純物領域１３がソースおよびド
レインとして、それぞれ機能する。A p-type impurity is added to the intersection of the first wiring layer 15 and the second wiring layer 17, and the other part is heavily doped with n-type impurities, whereby the write transistor TW is formed. . The write transistor TW is a TFT (Thin Film Transistor) and has a first wiring layer 15.
The p-type impurity region is a channel forming impurity region, the n-type impurity regions on both sides thereof intersect a source / drain impurity region and a channel forming impurity region via a second gate insulating film 16 through a second wiring layer 17 (write word). The line WWL) functions as a gate electrode. On the other hand, the read transistor TR is formed at a location where the first wiring layer 15 extends to around the element isolation insulating layer 11. The read transistor TR is a bulk-type transistor, and the extending portion of the first wiring layer 15 is a gate electrode, and the first transistor
P of the semiconductor substrate 10 facing the semiconductor substrate 10 via the gate insulating film 14
-Type impurity region is a channel forming impurity region, and a high-concentration impurity region 1 forming a power supply voltage supply line VDD located on both sides thereof.
2 and the bit line connection impurity region 13 function as a source and a drain, respectively.

【００３９】この読み出しトランジスタＴＲのゲート電
極上に、キャパシタ絶縁膜１８を介して第３配線層１９
が形成されている。第３配線層１９は、ワード線方向に
配線された読み出しワード線ＲＷＬを構成する。第３配
線層１９は、その配線抵抗を低減するために幅広のパタ
ーンにて形成され、比較的厚い絶縁膜を介して第２配線
層１７（書き込みワード線ＷＷＬ）上に一部重ねられて
いる。この結果、第３配線層１９の第１配線層１５との
直交部分に、キャパシタＣＡＰが形成されている。第１
配線層１５がキャパシタ下部電極、第３配線層１９がキ
ャパシタ上部電極として、それぞれ機能する。The third wiring layer 19 is formed on the gate electrode of the read transistor TR via the capacitor insulating film 18.
Are formed. The third wiring layer 19 forms a read word line RWL wired in the word line direction. The third wiring layer 19 is formed in a wide pattern to reduce its wiring resistance, and partially overlaps the second wiring layer 17 (write word line WWL) via a relatively thick insulating film. . As a result, a capacitor CAP is formed in a portion of the third wiring layer 19 orthogonal to the first wiring layer 15. First
The wiring layer 15 functions as a capacitor lower electrode, and the third wiring layer 19 functions as a capacitor upper electrode.

【００４０】これらキャパシタＣＡＰおよびトランジス
タＴＲ，ＴＷは、厚い層間絶縁膜内に埋め込まれ、層間
絶縁膜の表面が平坦化されている。層間絶縁膜，第１配
線層１５，素子分離絶縁層１１を貫いてビット線接続不
純物領域１３に達するコンタクト孔が開口され、このコ
ンタクト孔内にタングステン等の導電材料が埋め込ま
れ、これによりビットコンタクトＢＣが形成されてい
る。層間絶縁膜上には、ビットコンタクトＣＢに接する
ビット線ＢＬが配線されている。ビットコンタクトＣＢ
は、シャアードコンタクトの一種であり、このビット線
ＢＬを第１配線層１５，ビット線接続不純物領域１３の
双方に電気的に接続している。The capacitor CAP and the transistors TR and TW are embedded in a thick interlayer insulating film, and the surface of the interlayer insulating film is flattened. A contact hole reaching the bit line connection impurity region 13 through the interlayer insulating film, the first wiring layer 15, and the element isolation insulating layer 11 is opened, and a conductive material such as tungsten is buried in the contact hole. BC is formed. On the interlayer insulating film, a bit line BL in contact with the bit contact CB is provided. Bit contact CB
Is a kind of a shared contact, and electrically connects the bit line BL to both the first wiring layer 15 and the bit line connection impurity region 13.

【００４１】図５に示す第２の構造例が上記第１の構造
例（図４）と異なる点は、読み出しワード線ＲＷＬ（キ
ャパシタＣＡＰの上部電極）が、第３配線層ではなく、
書き込みワード線ＷＷＬと同じ第２配線層から同時に形
成されていることである。これにより、ワード線間の平
面上での分離スペース確保のためにビット線方向のセル
サイズが多少大きくなり、またキャパシタ面積に制約が
あるが、その一方で、配線層数が少なくプロセスコスト
が低減でき、またロジックプロセスとの整合性がよくな
るという利点がある。The second structure example shown in FIG. 5 is different from the first structure example (FIG. 4) in that the read word line RWL (upper electrode of the capacitor CAP) is not a third wiring layer but a third wiring layer.
That is, they are formed simultaneously from the same second wiring layer as the write word line WWL. As a result, the cell size in the bit line direction is slightly increased in order to secure an isolation space on the plane between the word lines, and the capacitor area is restricted, but on the other hand, the number of wiring layers is small and the process cost is reduced. There is an advantage that the compatibility with the logic process is improved.

【００４２】第３の構造例を図６に示す。図６（Ａ）は
第２配線層の形成後、図６（Ｂ）は完成後の平面パター
ン図である。FIG. 6 shows a third structural example. FIG. 6A is a plan pattern diagram after the second wiring layer is formed, and FIG. 6B is a plan pattern diagram after completion.

【００４３】まず、半導体基板の表面に所定パターンに
て素子分離絶縁層を形成し、これをマスクに周囲の基板
表面にｐ型不純物を添加する。つぎに、たとえば酸化シ
リコンからなるゲート絶縁膜とポリシリコンからなる第
１配線層を順に成膜し、パターンニングする。これによ
り、図６（Ａ）に示すように、ｐ型不純物領域と直交し
ワード線方向（図の横方向）にセル間を貫く書き込みワ
ード線ＷＷＬと、ｐ型不純物領域と直交しセル内で局所
的に設けられた第１局所配線層２０とが形成される。こ
の第１配線層のパターン周囲のｐ型不純物領域に高濃度
のｎ型不純物を導入してｎ型不純物領域２１を形成す
る。ｎ型不純物領域２１は、電源電圧Ｖ_DDの供給線ＶＤ
Ｄとして、ワード線方向にセル間を貫き、ビット線方向
（図の縦方向）に隣接する２セル間で共有される配線部
分を有する。この配線部分（電源電圧供給線ＶＤＤ）の
すぐ脇で第１局所配線層２０と直交する部分のｐ型不純
物領域に、読み出しトランジスタＴＲが形成される。ま
た、書き込みワード線ＷＷＬと直交する部分のｐ型不純
物領域に、書き込みトランジスタＴＷが形成される。First, an element isolation insulating layer is formed in a predetermined pattern on the surface of a semiconductor substrate, and a p-type impurity is added to the surrounding substrate surface using this as a mask. Next, a gate insulating film made of, for example, silicon oxide and a first wiring layer made of polysilicon are sequentially formed and patterned. Thereby, as shown in FIG. 6A, the write word line WWL orthogonal to the p-type impurity region and penetrating between the cells in the word line direction (horizontal direction in the drawing), The first local wiring layer 20 provided locally is formed. An n-type impurity region 21 is formed by introducing a high-concentration n-type impurity into a p-type impurity region around the pattern of the first wiring layer. The n-type impurity region 21 is connected to a supply line VD of the power supply voltage V _DD.
D has a wiring portion penetrating between cells in the word line direction and shared between two adjacent cells in the bit line direction (vertical direction in the drawing). A read transistor TR is formed in a portion of the p-type impurity region that is orthogonal to the first local wiring layer 20 immediately beside this wiring portion (power supply voltage supply line VDD). A write transistor TW is formed in a portion of the p-type impurity region orthogonal to the write word line WWL.

【００４４】第１層間絶縁膜を成膜し、第１層間絶縁膜
をパターンニングして、ｎ型不純物領域２１上で開口す
るコンタクト孔２２，２３および第１局所配線層２０上
で開口するコンタクト孔２４を同時に形成する。このう
ち読み出しトランジスタＴＲの直ぐ脇でｎ型不純物領域
２１上に開口したコンタクト孔２２がビットコンタクト
ＢＣの一部となる。第１層間絶縁膜上に第２局所配線層
２５およびパッド層２６を形成する。第２局所配線層２
５はコンタクト孔２３，２４間を接続し、パッド層２６
はコンタクト孔２２上に重ねられる。A first interlayer insulating film is formed, the first interlayer insulating film is patterned, and contact holes 22 and 23 opened on n-type impurity region 21 and contacts opened on first local wiring layer 20 are formed. The holes 24 are formed at the same time. Of these, the contact hole 22 opened on the n-type impurity region 21 immediately beside the read transistor TR becomes a part of the bit contact BC. A second local wiring layer 25 and a pad layer 26 are formed on the first interlayer insulating film. Second local wiring layer 2
Reference numeral 5 denotes a connection between the contact holes 23 and 24, and a pad layer 26.
Are overlapped on the contact holes 22.

【００４５】第２層間絶縁膜を成膜し、第２層間絶縁膜
をパターンニングして、図６（Ｂ）に示すように、第１
ビアホール２７，２８を形成する。第１ビアホール２７
は、パッド層２６上に開口されビットコンタクトＢＣの
一部となる。第１ビアホール２８は第２局所配線層２５
上に開口する。第２層間絶縁膜上に、第１ビアホール２
７上に接するビット線ＢＬと、第１ビアホール２８上に
接するパッド層２９を同時に形成する。A second interlayer insulating film is formed, and the second interlayer insulating film is patterned, as shown in FIG.
Via holes 27 and 28 are formed. First via hole 27
Are opened on the pad layer 26 and become a part of the bit contact BC. The first via hole 28 is formed in the second local wiring layer 25.
Open up. The first via hole 2 is formed on the second interlayer insulating film.
7 and a pad layer 29 in contact with the first via hole 28 are formed simultaneously.

【００４６】第３層間絶縁膜を成膜し、第３層間絶縁膜
をパターンニングして、パッド層２９上に第２ビアホー
ル３０を形成する。第３層間絶縁膜上に、第２ビアホー
ル３０に接続する四角形状のキャパシタ下部電極層３１
を形成する。キャパシタ誘電体膜を成膜した後、キャパ
シタ誘電体膜上に、ワード線方向のセル間を貫くキャパ
シタ上部電極層３２を形成する。A third interlayer insulating film is formed, and the third interlayer insulating film is patterned to form a second via hole 30 on the pad layer 29. A rectangular capacitor lower electrode layer 31 connected to the second via hole 30 on the third interlayer insulating film
To form After forming the capacitor dielectric film, a capacitor upper electrode layer 32 is formed on the capacitor dielectric film so as to penetrate between cells in the word line direction.

【００４７】この第３の構造例では、配線層数が多い
が、トランジスタＴＲ，ＴＷがともにバルク型でありト
ランジスタ特性および均一性に優れ、ＣＭＯＳロジック
プロセスとの整合性がよく、さらに上層配線層でキャパ
シタを形成するためキャパシタ面積を広くできるという
利点がある。In the third structure example, although the number of wiring layers is large, the transistors TR and TW are both bulk type, have excellent transistor characteristics and uniformity, have good compatibility with the CMOS logic process, and have an upper wiring layer. Therefore, there is an advantage that the area of the capacitor can be increased because the capacitor is formed by the above method.

【００４８】つぎに、図２のセルにおいて、正常動作の
ためのトランジスタしきい値の条件を提示する。いま、
書き込みトランジスタＴＷのしきい値をＶthW 、読み出
しトランジスタＴＲのしきい値をＶthR と表記する。ま
た、書き込み時に所定の印加電圧を加えたときの各共通
線の電位は、書き込みワード線ＷＷＬの電位がＶWWL 、
読み出しワード線の電位が０Ｖ、“０”書き込み時のビ
ット線ＢＬの電位がＶBL0 、“１”書き込み時のビット
線ＢＬの電位がＶBL1 （＞ＶBL0 ）、電源電圧供給線Ｖ
ＤＤの電位がＶ_DDであるとする。Next, conditions of the transistor threshold for normal operation in the cell of FIG. 2 will be presented. Now
The threshold value of the write transistor TW is denoted by VthW, and the threshold value of the read transistor TR is denoted by VthR. When a predetermined applied voltage is applied at the time of writing, the potential of each common line is such that the potential of the write word line WWL is VWWL,
The potential of the read word line is 0 V, the potential of the bit line BL when "0" is written is VBL0, the potential of the bit line BL when "1" is written is VBL1 (> VBL0), and the power supply voltage supply line V
It is assumed that the potential of _DD is _VDD .

【００４９】書き込み時に、ビット線ＢＬに、書き込み
データの論理に応じてＶBL0 またはＶBL1 が設定され
る。読み出しワード線ＲＷＬの電位を０Ｖとした状態
で、書き込みトランジスタＴＷをオンさせる。“０”デ
ータ書き込みの場合、ビット線ＢＬ電位が低い電圧レベ
ルのＶBL0 に予め設定されていることから、書き込みト
ランジスタＴＷがオンすると、記憶ノードＳＮから電荷
が引き抜かれ、記憶ノードＳＮの電位はＶBL0 になる。At the time of writing, VBL0 or VBL1 is set to the bit line BL according to the logic of the write data. The write transistor TW is turned on with the potential of the read word line RWL set to 0V. In the case of writing “0” data, since the bit line BL potential is preset to VBL0 of a low voltage level, when the write transistor TW is turned on, charges are drawn from the storage node SN, and the potential of the storage node SN becomes VBL0. become.

【００５０】一方、“１”データ書き込みの場合、ビッ
ト線ＢＬ電位が高い電圧レベルのＶBL1 に予め設定され
ていることから、書き込みトランジスタＴＷがオンする
と、記憶ノードＳＮに電荷が供給される。この場合の記
憶ノードＳＮの電位は、書き込みトランジスタＴＷにお
ける、いわゆる“ｎＭＯＳトランジスタのＶｔｈ落ち”
により、ＶBL1 と (ＶWWL-ＶthW)のうち何れか小さい方
の電位、即ち、ＭＩＮ (ＶBL1,ＶWWL-ＶthW)で表される
電位となる。On the other hand, in the case of writing "1" data, since the bit line BL potential is preset to a high voltage level VBL1, when the write transistor TW is turned on, charge is supplied to the storage node SN. In this case, the potential of the storage node SN is a so-called “Vth drop of the nMOS transistor” in the write transistor TW.
As a result, the potential becomes the smaller one of VBL1 and (VWWL-VthW), that is, the potential represented by MIN (VBL1, VWWL-VthW).

【００５１】このように、書き込み後の記憶ノードＳＮ
の電位は、ビット線ＢＬに設定された書き込みデータに
応じて、ビット線電位と、書き込みトランジスタＴＷの
ゲート印加電圧およびしきい値とにより決まる。As described above, the storage node SN after writing is
Is determined by the bit line potential, the gate applied voltage of the write transistor TW, and the threshold according to the write data set on the bit line BL.

【００５２】書き込み後のデータ保持時において、書き
込みワード線ＷＷＬと読み出しワード線ＲＷＬをともに
０Ｖ、電源電圧供給線ＶＤＤの電位をＶ_DDとし、ビット
線ＢＬの電位は任意の値に設定されているとする。この
とき、読み出しワード線ＲＷＬの電位０Ｖで読み出しト
ランジスタＴＲがオフしている必要がある。このため、
読み出しトランジスタＴＲのしきい値ＶthR は、記憶ノ
ードＳＮの保持データが“０”の場合の式(1-1) と、
“１”の場合の式(1-2) を共に満たすことが、データ保
持のための条件となる。[0052] At the time of data holding after writing both 0V to the write word line WWL and the read word line RWL, the potential of the power supply voltage supply line VDD and to V _DD, the potential of the bit line BL is set to an arbitrary value And At this time, the read transistor TR needs to be turned off at the potential 0 V of the read word line RWL. For this reason,
The threshold value VthR of the read transistor TR is calculated by the following equation (1-1) when the data held in the storage node SN is “0”:
Satisfying both the expressions (1-2) in the case of “1” is a condition for holding data.

【００５３】[0053]

【数１】 ＶBL0 ＜ＶthR …(1-1) ＭＩＮ (ＶBL1,ＶWWL-ＶthW)＜ＶthR …(1-2)VBL0 <VthR (1-1) MIN (VBL1, VWWL-VthW) <VthR (1-2)

【００５４】一方、読み出し時の各共通線における電位
に関しては、書き込みワード線ＷＷＬの電位，ビット線
ＢＬのプリチャージ電位がともに０Ｖ、読み出しワード
線ＲＷＬの電位がＶRWL 、電源電圧供給線ＶＤＤの電位
がＶ_DDに設定されているとする。On the other hand, with respect to the potential of each common line at the time of reading, both the potential of the write word line WWL and the precharge potential of the bit line BL are 0 V, the potential of the read word line RWL is VRWL, and the potential of the power supply voltage supply line VDD. Is set to V _DD .

【００５５】すなわち、まず、ビット線ＢＬを０Ｖの状
態に予めプリチャージする。また、書き込みトランジス
タＴＷをオフしておくため、書き込みワード線ＷＷＬの
電位を０Ｖに設定する。その後、読み出しワード線ＲＷ
Ｌに所定電圧を印加して、その電位をＶRWL に設定す
る。これにより、キャパシタＣＡＰを介して読み出しワ
ード線ＲＷＬに容量結合した記憶ノードＳＮの電位が上
昇する。記憶ノードＳＮの電位上昇の最終値は、データ
保持時の記憶ノードＳＮ電位によって異なり、これによ
り読み出しトランジスタＴＲのオン／オフが決まる。つ
まり、保持データが“０”の場合に読み出しトランジス
タＴＲはオフ状態のままであり、保持データが“１”の
場合に読み出しトランジスタＴＲはオフ状態からオン状
態に移行する。この結果、保持データが“１”の場合に
電源電圧供給線ＶＤＤから電荷が供給されてビット線Ｂ
Ｌの電位が上昇する一方で、保持データが“０”の場合
はトランジスタのオフリーク電流程度しか電流の流入は
ないので、ビット線ＢＬの電位は殆ど変化しない。この
ようにして、記憶ノードＳＮに保持されたデータをビッ
ト線ＢＬの電位変化に変換して読み出すことができる。That is, first, the bit line BL is precharged to a state of 0V in advance. Further, in order to keep the write transistor TW off, the potential of the write word line WWL is set to 0V. After that, the read word line RW
A predetermined voltage is applied to L, and the potential is set to VRWL. Thus, the potential of storage node SN capacitively coupled to read word line RWL via capacitor CAP rises. The final value of the rise in the potential of the storage node SN differs depending on the potential of the storage node SN when data is held, and the on / off of the read transistor TR is determined thereby. That is, when the held data is “0”, the read transistor TR remains off, and when the held data is “1”, the read transistor TR shifts from the off state to the on state. As a result, when the held data is “1”, the charge is supplied from the power supply voltage supply line VDD and the bit line B
When the potential of L rises and the retained data is "0", the current flows only about the off-leakage current of the transistor, so that the potential of the bit line BL hardly changes. Thus, the data held in the storage node SN can be converted into a potential change of the bit line BL and read.

【００５６】以上のような読み出し動作が行われるため
には、読み出しトランジスタＴＲのしきい値ＶthR が、
“０”データ保持時の記憶ノードＳＮの電位上昇最終値
より大きく、“１”データ保持時の記憶ノードＳＮの電
位上昇最終値より小さくなければならない。つまり、読
み出しトランジスタＴＲのしきい値は、次式（２）を満
足する必要がある。In order for the above read operation to be performed, the threshold value VthR of the read transistor TR must be
The value must be larger than the final value of the potential rise of the storage node SN when “0” data is retained and smaller than the final value of the potential rise of the storage node SN when retaining “1” data. That is, the threshold value of the read transistor TR needs to satisfy the following expression (2).

【００５７】[0057]

【数２】 ＶBL0 ＋αＶRWL ＜ＶthR ＜ＭＩＮ (ＶBL1,ＶWWL-ＶthW)＋αＶRWL …（２）## EQU2 ## VBL0 + αVRWL <VthR <MIN (VBL1, VWWL-VthW) + αVRWL (2)

【００５８】ここで、キャパシタＣＡＰの容量をＣ１，
読み出しトランジスタＴＲのゲート容量をＣ２としたと
きに、αはＣ１／（Ｃ１＋Ｃ２）で与えられ予め決めら
れた定数である。Here, the capacitance of the capacitor CAP is represented by C1,
When the gate capacitance of the read transistor TR is C2, α is a predetermined constant given by C1 / (C1 + C2).

【００５９】上記した式(1-1) ，式(1-2) および式
（２）を全て満足するように書き込み用および読み出し
用のトランジスタＴＷ，ＴＲのしきい値ＶthW,ＶthR を
設定し、また、プロセスのバラツキ等を考慮して広いし
きい値の最適範囲が得られるように、各共通線への設定
電圧を決める。ここで、ＶBL0 ＝０Ｖ、ＶBL1 ＝ＶWWL
＝ＶRWL ＝Ｖ_DDとして、上記した３つの式を満足するト
ランジスタしきい値ＶthW,ＶthR を設定できれば、当該
メモリセルＭＣを電源電圧Ｖ_DDと接地電位０Ｖ以外を使
用せずに動作させることが可能となる。したがって、こ
の場合は周辺回路において別の内部電源電圧を発生させ
たり、高電圧用の特別なトランジスタを形成する必要が
ない。すなわち、電源供給の観点で、または高耐圧トラ
ンジスタを不要とするプロセス上の観点で、このメモリ
製造プロセスは、ロジック製造プロセスとの整合性がよ
くなる。したがって、メモリ−ロジック混載ＩＣの製造
が容易になる。The threshold values VthW and VthR of the write and read transistors TW and TR are set so as to satisfy all of the above equations (1-1), (1-2) and (2). Further, the set voltage for each common line is determined so that a wide optimum range of the threshold value can be obtained in consideration of process variations and the like. Here, VBL0 = 0V, VBL1 = VWWL
If the transistor threshold values VthW and VthR satisfying the above three equations can be set assuming that = VRWL = _VDD , the memory cell MC can be operated without using any other than the power supply voltage _VDD and the ground potential 0V. Becomes Therefore, in this case, it is not necessary to generate another internal power supply voltage in the peripheral circuit or to form a special transistor for high voltage. That is, from the viewpoint of power supply or from the viewpoint of a process that does not require a high-withstand-voltage transistor, the memory manufacturing process has better consistency with the logic manufacturing process. Therefore, manufacture of the memory-logic hybrid IC becomes easy.

【００６０】最後に、図３に示す回路の動作を、図７お
よび図８のタイミングチャートを用いて説明する。図７
は読み出しおよびリフレッシュ時、図８は書き換え時
に、それぞれ読み出しワード線ＲＷＬ、書き込みワード
線ＷＷＬおよびビット線ＢＬにおける信号の波形を示し
ている。Finally, the operation of the circuit shown in FIG. 3 will be described with reference to the timing charts of FIGS. FIG.
FIG. 8 shows waveforms of signals on the read word line RWL, write word line WWL and bit line BL at the time of reading and refreshing, and FIG. 8 shows at the time of rewriting.

【００６１】図７の読み出しの前に、ディスチャージ回
路ＤＣＨによりビット線ＢＬが接地電位ＧＮＤに保持さ
れる。制御信号ＥＱがローレベルからハイレベルに推移
すると、トランジスタＱ１がオンしてビット線ＢＬおよ
びビット補線ＢＬ＿を電気的に接続するとともに、トラ
ンジスタＱ２とＱ３がオンして、ビット線ＢＬおよびビ
ット補線ＢＬ＿をともに接地線に接続する。これによ
り、ビット線ＢＬおよびビット補線ＢＬ＿に短時間で接
地電位０Ｖが設定される。また、このディスチャージ期
間に、参照書き込みワード線ＲＷＷＬが活性化されて参
照書き込みトランジスタＲＴＷがオンする。このため、
参照セルＲＣの記憶ノードＲＳＮの電荷がビット補線Ｂ
Ｌ＿に放出され、この記憶ノードＲＳＮの電位が接地電
位０Ｖに初期設定される。Before the read operation shown in FIG. 7, the bit line BL is held at the ground potential GND by the discharge circuit DCH. When the control signal EQ changes from the low level to the high level, the transistor Q1 turns on to electrically connect the bit line BL and the bit complement line BL_, and the transistors Q2 and Q3 turn on to turn on the bit line BL and the bit complement line. The line BL_ is connected to the ground line. As a result, the ground potential 0 V is set in the bit line BL and the bit auxiliary line BL_ in a short time. Further, during this discharge period, the reference write word line RWWL is activated, and the reference write transistor RTW is turned on. For this reason,
The charge of the storage node RSN of the reference cell RC is
L_, and the potential of storage node RSN is initialized to ground potential 0V.

【００６２】読み出しのとき、図７（Ｂ）に示すよう
に、まずローレベルで保持されていた読み出しワード線
ＲＷＬにハイレベルの読み出し電圧（たとえば、電源電
圧Ｖ_DD）が印加される。これにより、図３のメモリセル
ＭＣおよび同一ワード線に接続された全てのメモリセル
において、記憶ノードＳＮ電位、すなわち読み出しトラ
ンジスタＴＲのゲート電位に応じて読み出しトランジス
タＴＲがオンまたはオフする。たとえば、“１”データ
保持の場合のみ、読み出しトランジスタＴＲがオンし
て、ビット線ＢＬが電源電圧Ｖ_DDにより充電される。
“０”データ保持の場合、読み出しトランジスタＴＲが
オフのままでビット線ＢＬに電位変化はない。At the time of reading, as shown in FIG. 7B, first, a high-level read voltage (for example, power supply voltage V _DD ) is applied to the read word line RWL held at low level. Thus, in the memory cell MC of FIG. 3 and all the memory cells connected to the same word line, the read transistor TR is turned on or off according to the storage node SN potential, that is, the gate potential of the read transistor TR. For example, only when "1" data is held, the read transistor TR is turned on, and the bit line BL is charged by the power supply voltage _VDD .
In the case of holding “0” data, the potential of the bit line BL does not change while the read transistor TR remains off.

【００６３】また、この読み出しワード線ＲＷＬの活性
化と同時に、参照読み出しワード線ＲＲＷＬにもハイレ
ベルの電圧が設定される。参照セルＲＣは、その参照キ
ャパシタＲＣＡＰの容量値および参照読み出しトランジ
スタＲＴＲのゲート容量の設定値に応じて、参照読み出
しワード線ＲＲＷＬの活性化による電位上昇幅がメモリ
セル側の半分となるように予め設計されている。したが
って、ビット補線ＢＬ＿の電位は、ビット線ＢＬの保持
データに応じた変化幅の丁度中間値を維持しながら、ビ
ット線ＢＬとともに上昇する。At the same time as the activation of the read word line RWL, a high level voltage is set to the reference read word line RRWL. The reference cell RC is set in advance according to the capacitance value of the reference capacitor RCAP and the set value of the gate capacitance of the reference read transistor RTR such that the potential rise width due to the activation of the reference read word line RRWL is half that of the memory cell side. Designed. Therefore, the potential of the bit auxiliary line BL_ rises together with the bit line BL while maintaining the intermediate value of the change width according to the data held in the bit line BL.

【００６４】この保持データに応じたビット線ＢＬの電
位変化がある程度生じた段階で、センスアンプＳＡが活
性化される。つまり、正側駆動電圧ＳＰＬが正の電圧、
たとえば電源電圧Ｖ_DDになり、続いて負側駆動電圧ＳＮ
Ｌがたとえば接地電位０Ｖに変化する。これにより、ビ
ット補線ＢＬ＿の中間値の電圧を参照電圧として、ビッ
ト線ＢＬの電位差が電源電圧Ｖ_DDの振幅いっぱいまで急
激に開いて信号増幅が行われる。センスアンプＳＡによ
り読み出されたデータは、列デコーダにより選択された
ものだけが、トランジスタＱ４のオンによってデータ入
出力線Ｉ／Ｏに送出され、外部に出力される。At a stage where the potential change of the bit line BL corresponding to the held data has occurred to some extent, the sense amplifier SA is activated. That is, the positive drive voltage SPL is a positive voltage,
For example, it becomes the power supply voltage V _DD , followed by the negative drive voltage SN
L changes to, for example, ground potential 0V. As a result, the potential difference of the bit line BL is rapidly opened to the full amplitude of the power supply voltage V _DD , and the signal is amplified, using the intermediate voltage of the bit auxiliary line BL_ as the reference voltage. As for the data read by the sense amplifier SA, only the data selected by the column decoder is sent to the data input / output line I / O by turning on the transistor Q4, and is output to the outside.

【００６５】図３の回路のセンスアンプＳＡはラッチ回
路から構成されているので、続いてリフレッシュ動作を
行うことができる。すなわち、トランジスタＱ４および
Ｑ５をオフさせた後、図７（Ａ），（Ｂ）に示すよう
に、読み出しワード線ＲＷＬをローレベルにし、続いて
書き込みワード線ＷＷＬをハイレベルにする。すると、
センスアンプＳＡで増幅されビット線ＢＬにラッチされ
ている信号が、そのまま書き込みデータとして、オン状
態の書き込みトランジスタＴＷを介して記憶ノードＳＮ
に再書込みされる。なお、前記した読み出しは基本的に
非破壊のデータ読み出しである。すなわち、記憶ノード
ＳＮの電荷はキャパシタに誘起されて増加するが、読み
出し期間中に書き込みトランジスタＴＷはオフし、読み
出しトランジスタＴＲは絶縁ゲート型なので、電荷の消
失は書き込みトランジスタＴＷのオフリーク電流による
ものが主である。したがって、リフレッシュは読み出し
のたびに行う必要はなく、比較的に長い時間ごとに定期
的に行えば足りる。Since the sense amplifier SA in the circuit shown in FIG. 3 is constituted by a latch circuit, the refresh operation can be performed subsequently. That is, after turning off the transistors Q4 and Q5, as shown in FIGS. 7A and 7B, the read word line RWL is set to the low level, and then the write word line WWL is set to the high level. Then
The signal amplified by the sense amplifier SA and latched on the bit line BL is used as write data as it is via the write transistor TW in the ON state and the storage node SN.
Is rewritten. Note that the above-described reading is basically non-destructive data reading. That is, although the charge of the storage node SN is induced by the capacitor and increases, the write transistor TW is turned off during the read period, and the read transistor TR is an insulated gate type. Therefore, the charge is lost due to the off-leak current of the write transistor TW. Lord. Therefore, it is not necessary to perform the refresh every time the data is read out, and it suffices to perform the refresh periodically every relatively long time.

【００６６】つぎに、書き換え動作を説明する。書き換
えのためには、書き込みワード線ＷＷＬをハイレベルに
して書き込みトランジスタＴＷをオンさせる必要がある
が、このとき選択セルと同一書き込みワード線ＷＷＬに
接続された全てのセル内で書き込みトランジスタＴＷが
オンしてしまう。したがって、これら選択セルと同一行
の非選択セルの記憶データを再現するには、新しいデー
タを選択セルに書き込む前に、まず同一行のセル全ての
データを読み出す必要がある。この読み出しは上述した
と同様に行い、ビット線ＢＬ１本につき１つずつ接続さ
れているラッチ機能があるセンスアンプＳＡで、ビット
線ＢＬ上に元データをラッチする。Next, the rewriting operation will be described. For rewriting, it is necessary to turn the write transistor TW on by setting the write word line WWL to high level. At this time, the write transistor TW is turned on in all cells connected to the same write word line WWL as the selected cell. Resulting in. Therefore, in order to reproduce the storage data of the non-selected cells in the same row as these selected cells, it is necessary to first read all the data in the cells in the same row before writing new data to the selected cells. This reading is performed in the same manner as described above, and the original data is latched on the bit line BL by the sense amplifier SA having a latch function connected to each bit line BL.

【００６７】読み出し後、図８（Ａ）に示すように、読
み出しワード線ＲＷＬをハイレベルからローレベルに推
移させる。その後、図８（Ｃ）に示すように、選択セル
が接続されたビット線ＢＬのみ行デコーダで選択して、
図示しない書き込み用のラッチ回路に保持されていた新
データを、強制的に選択ビット線ＢＬに設定してビット
線ＢＬにラッチする。続いて、図８（Ｂ）に示すよう
に、書き込みワード線ＷＷＬをローレベルからハイレベ
ルに設定して、ビット線ＢＬにラッチされていたデータ
を選択セルと同一行のセル全てに対し一斉に書き込む。
これにより、非選択セルでは元データが再書き込みさ
れ、選択セルは新データに書き換えられる。After reading, as shown in FIG. 8A, the read word line RWL is changed from high level to low level. After that, as shown in FIG. 8C, only the bit line BL to which the selected cell is connected is selected by the row decoder,
The new data held in the write latch circuit (not shown) is forcibly set on the selected bit line BL and latched on the bit line BL. Subsequently, as shown in FIG. 8B, the write word line WWL is set from low level to high level, and the data latched on the bit line BL is simultaneously transmitted to all cells in the same row as the selected cell. Write.
As a result, the original data is rewritten in the non-selected cells, and the selected cells are rewritten with the new data.

【００６８】なお、本実施形態では、種々の変更が可能
である。たとえば、図２では読み出しトランジスタＴＲ
がビット線ＢＬと電源電圧供給線ＶＤＤとの間に接続さ
れていた。これは、ビット線ＢＬに読み出した後のデー
タをラッチして、そのまま論理反転させずにリフレッシ
ュ時のデータまたは書き換え時の非選択セルデータとし
て用いることができるためである。したがって、ラッチ
データを強制反転させる機能を有する場合、読み出しト
ランジスタＴＲを電源電圧共通線ＶＤＤでなく接地線に
接続させてもよい。In the present embodiment, various changes can be made. For example, in FIG.
Is connected between the bit line BL and the power supply voltage supply line VDD. This is because the data read out to the bit line BL can be latched and used as data at the time of refreshing or unselected cell data at the time of rewriting without directly inverting the logic. Therefore, when a function of forcibly inverting latch data is provided, the read transistor TR may be connected to the ground line instead of the power supply voltage common line VDD.

【００６９】また、図９に示すように、書き込みトラン
ジスタＴＷおよび読み出しトランジスタＴＲをともにｐ
チャネルＭＯＳトランジスタに変更してもよい。この場
合、ラッチデータの論理反転を不要とする観点から、読
み出しトランジスタＴＲを接地線に接続する構成が望ま
しい。この場合、図３のディスチャージ回路に代えて、
ビット線ＢＬおよびビット補線ＢＬ＿をハイレベルの電
圧に設定するプリチャージ回路を設ける。プリチャージ
回路は、たとえば、図３におけるディスチャージ回路の
接地線を電源電圧Ｖ_DDの供給線ＶＤＤに置き換えて構成
される。トランジスタをＰＭＯＳとしたことにともな
い、信号レベルのハイレベルとローレベルを全て反対に
置き換えれば上述した動作説明をそのまま適用できる。As shown in FIG. 9, both the write transistor TW and the read transistor TR
It may be changed to a channel MOS transistor. In this case, it is desirable to connect the read transistor TR to the ground line from the viewpoint that the logical inversion of the latch data is not required. In this case, instead of the discharge circuit of FIG.
A precharge circuit for setting the bit line BL and the bit auxiliary line BL_ to a high-level voltage is provided. The precharge circuit is composed of, for example, by replacing the grounding line of the discharge circuit in FIG. 3 to the supply line VDD of the power supply voltage V _DD. The above operation description can be applied as it is if the high level and the low level of the signal level are all reversed with the use of the PMOS transistor.

【００７０】図１０および図１１に、このＰＭＯＳタイ
プのセル動作例をタイミングチャートで示す。読み出し
の前では、図１０に示すように、読み出しワード線ＲＷ
Ｌが電源電圧Ｖ_DDに初期設定されている。読み出しに際
し、読み出しワード線ＲＷＬをハイレベルからローレベ
ルに変化させると、記憶ノードＳＮ電位が下がり、記憶
ノードＳＮの保持電位に応じて所定のセル内の読み出し
トランジスタＴＲのみがオンし、ビット線ＢＬのプリチ
ャージ電圧が低下し始める。所定時間の経過後に、参照
セル電圧を基準としてセンスアンプＳＡを活性化しビッ
ト線ＢＬの電圧差を増幅する。その後、読み出しワード
線ＲＷＬを元のハイレベルに戻し、書き込みワード線Ｗ
ＷＬをハイレベルからローレベルに設定すると、選択セ
ルと同一行の全てのセルが、ビット線ＢＬに読み出され
ラッチされていた元のデータにより再書き込みされる。FIGS. 10 and 11 are timing charts showing an example of the operation of this PMOS type cell. Before reading, as shown in FIG.
L is initially set to the power supply voltage V _DD . At the time of reading, when the read word line RWL is changed from the high level to the low level, the potential of the storage node SN decreases, and only the read transistor TR in a predetermined cell turns on according to the holding potential of the storage node SN, and the bit line BL Starts to drop. After a lapse of a predetermined time, the sense amplifier SA is activated with reference to the reference cell voltage to amplify the voltage difference of the bit line BL. After that, the read word line RWL is returned to the original high level, and the write word line W
When WL is changed from high level to low level, all cells in the same row as the selected cell are rewritten by the original data that has been read out and latched on the bit line BL.

【００７１】書き換えでは、図１１に示すように、上記
と同様に読み出しを行った後、選択セルのビット線ＢＬ
にラッチされていたデータのみ、必要に応じて強制反転
することにより新データの設定を行う。その後、書き込
みワード線ＷＷＬをローレベルに推移させて、新データ
で選択セル内を書き換えるとともに、同一行の非選択セ
ルのデータを再書込みする。In rewriting, as shown in FIG. 11, after reading is performed in the same manner as described above, the bit line BL of the selected cell is read.
New data is set by forcibly inverting only the data that has been latched as needed. Thereafter, the write word line WWL is shifted to a low level to rewrite the selected cell with the new data and rewrite the data of the non-selected cell in the same row.

【００７２】本実施形態に係る半導体記憶装置では、そ
のメモリセルが２トランジスタ−１キャパシタ型であ
る。２トランジスタ−１キャパシタ型のメモリセルで
は、読み出しトランジスタＴＲのゲート電極が記憶ノー
ドＳＮとなる。書き込みの際に、予めビット線ＢＬに設
定されたデータが書き込みトランジスタＴＷを介して記
憶ノードＳＮに伝達され、そのデータに応じて記憶ノー
ドＳＮの電位が設定される。読み出しの際には、読み出
しトランジスタＴＲのオン／オフにより電源電圧供給線
ＶＤＤにビット線ＢＬが接続されるか否かで、ビット線
ＢＬに電位変化が生じる。その際、キャパシタＣＡＰ
は、読み出しワード線ＲＷＬを記憶ノードＳＮに容量結
合させるために設けてある。キャパシタＣＡＰの一方電
極が接続された読み出しワード線ＲＷＬの活性化によ
り、他方電極側の記憶ノードＳＮの電位が、読み出しト
ランジスタＴＲが記憶データに応じてオン／オフするこ
とができる電位まで嵩上げされる。したがって、現在主
流である１トランジスタ−１キャパシタ型ＤＲＡＭセル
のように、キャパシタ容量がビット線の読み出しデータ
の大きさ（振幅）を決める訳ではなく、比較的小さな容
量値ですむ。本実施形態に係るＤＲＡＭゲインセルで
は、キャパシタの容量値が小さくても、記憶ノードＳＮ
の電位差を読み出しトランジスタＴＲで増幅して電源電
圧Ｖ_DDの振幅で読み出せるため、セル動作が安定してお
り、ノイズに強く、誤動作が少ない。大容量のキャパシ
タを必要とせず、キャパシタの単位面積当たりの蓄積電
荷量を上げるための複雑な電極構造、電極や誘電体膜の
材料を新たに開発する必要がない。In the semiconductor memory device according to the present embodiment, the memory cell is of a two-transistor one-capacitor type. In a two-transistor-one-capacitor memory cell, the gate electrode of the read transistor TR becomes the storage node SN. At the time of writing, data set in the bit line BL in advance is transmitted to the storage node SN via the write transistor TW, and the potential of the storage node SN is set according to the data. At the time of reading, a potential change occurs in the bit line BL depending on whether or not the bit line BL is connected to the power supply voltage supply line VDD by turning on / off the read transistor TR. At that time, the capacitor CAP
Is provided for capacitively coupling the read word line RWL to the storage node SN. By activating the read word line RWL to which one electrode of the capacitor CAP is connected, the potential of the storage node SN on the other electrode is raised to a potential at which the read transistor TR can be turned on / off according to storage data. . Therefore, the capacitance of the capacitor does not determine the size (amplitude) of the read data of the bit line as in the current mainstream 1-transistor 1-capacitor DRAM cell, but a relatively small capacitance value is sufficient. In the DRAM gain cell according to the present embodiment, even if the capacitance value of the capacitor is small, the storage node SN
Is amplified by the read transistor TR and can be read at the amplitude of the power supply voltage V _DD , so that the cell operation is stable, resistant to noise, and less erroneous. A large-capacity capacitor is not required, and there is no need to develop a complicated electrode structure and a new material for electrodes and a dielectric film for increasing the amount of stored charge per unit area of the capacitor.

【００７３】また、本実施形態に係る半導体記憶装置で
は、メモリセル内のビット線ＢＬが１本であり、このビ
ット線ＢＬに書き込みトランジスタＴＷと読み出しトラ
ンジスタＴＲがともに接続されている。したがって、従
来の２トランジスタ−１キャパシタ型ＤＲＡＭゲインセ
ルよりセル面積を小さくできる。たとえば、図４および
図５に示す構造のメモリセルでは、図１７に示す従来の
メモリセル構造より、ビット線が１本少ないぶんセル面
積が小さく、高集積化が可能である。また、図６に示す
構造のメモリセルでは、バルク型トランジスタを用いる
ためＣＭＯＳロジックプロセスとの整合性が良く、ＤＲ
ＡＭ機能を少ない工程でロジックＩＣチップに追加する
ことが可能となる。Further, in the semiconductor memory device according to the present embodiment, there is one bit line BL in the memory cell, and both the write transistor TW and the read transistor TR are connected to this bit line BL. Therefore, the cell area can be smaller than that of a conventional two-transistor-one-capacitor DRAM gain cell. For example, in the memory cell having the structure shown in FIGS. 4 and 5, compared to the conventional memory cell structure shown in FIG. 17, the cell area is smaller by one bit line, and high integration is possible. Further, in the memory cell having the structure shown in FIG. 6, since the bulk type transistor is used, the compatibility with the CMOS logic process is good, and
The AM function can be added to the logic IC chip in a small number of steps.

【００７４】以上より、製造プロセスの簡略化、低コス
ト化でき動作信頼性が高いメモリ−ロジック混載ＩＣが
本発明によって実現可能となる。As described above, according to the present invention, a memory-logic hybrid IC having a high reliability can be realized by simplifying the manufacturing process and reducing the cost.

【００７５】第２実施形態 本実施形態では、上記第１実施形態とメモリセル構成は
同じで、動作モードが異なる。以下、ＮＭＯＳタイプ
（図２）を例に動作モードを説明する。 Second Embodiment In the present embodiment, the memory cell configuration is the same as in the first embodiment, and the operation mode is different. Hereinafter, the operation mode will be described by taking the NMOS type (FIG. 2) as an example.

【００７６】本実施形態では、書き込み時に読み出しワ
ード線ＲＷＬの電位をハイレベル、即ちＶRWL とする。
他の共通線の電位は、第１実施形態と同様に、書き込み
ワード線ＷＷＬの電位がＶWWL 、“０”書き込み時のビ
ット線ＢＬの電位がＶBL0 、“１”書き込み時のビット
線ＢＬの電位がＶBL1 （＞ＶBL0 ）、電源電圧供給線Ｖ
ＤＤの電位がＶ_DDである。In this embodiment, the potential of the read word line RWL is set to a high level, that is, VRWL at the time of writing.
As in the first embodiment, the potentials of the other common lines are as follows: the potential of the write word line WWL is VWWL, the potential of the bit line BL when "0" is written is VBL0, and the potential of the bit line BL when "1" is written. Is VBL1 (> VBL0), the power supply voltage supply line V
The potential of _DD is V _DD .

【００７７】書き込み時に、ビット線ＢＬに、書き込み
データの論理に応じてＶBL0 またはＶBL1 が設定され
る。本実施形態では、読み出しワード線ＲＷＬの電位を
ＶRWLとハイレベルにすることにより、キャパシタＣＡ
Ｐを介した容量結合により記憶ノードＳＮの電位が上昇
した状態で、書き込みトランジスタＴＷをオンさせる。At the time of writing, VBL0 or VBL1 is set to the bit line BL according to the logic of the write data. In the present embodiment, by setting the potential of the read word line RWL to VRWL and a high level, the capacitor CA
The write transistor TW is turned on in a state where the potential of the storage node SN has risen due to capacitive coupling via P.

【００７８】“０”データ書き込みの場合、ビット線Ｂ
Ｌ電位が低い電圧レベルのＶBL0 に予め設定されている
ことから、書き込みトランジスタＴＷがオンすると、記
憶ノードＳＮから電荷が引き抜かれ、記憶ノードＳＮの
電位はＶBL0 になる。一方、“１”データ書き込みの場
合、ビット線ＢＬ電位が高い電圧レベルのＶBL1 に予め
設定されていることから、書き込みトランジスタＴＷが
オンすると、記憶ノードＳＮに電荷が供給される。この
場合の記憶ノードＳＮの電位は、書き込みトランジスタ
ＴＷにおける、いわゆる“ｎＭＯＳトランジスタのＶｔ
ｈ落ち”により、ＶBL1 と (ＶWWL-ＶthW)のうち何れか
小さい方の電位、即ち、ＭＩＮ (ＶBL1,ＶWWL-ＶthW)で
表される電位となる。In the case of writing "0" data, bit line B
Since the L potential is preset to a low voltage level VBL0, when the write transistor TW is turned on, charges are drawn from the storage node SN, and the potential of the storage node SN becomes VBL0. On the other hand, in the case of "1" data writing, since the bit line BL potential is preset to VBL1 of a high voltage level, when the write transistor TW is turned on, a charge is supplied to the storage node SN. In this case, the potential of the storage node SN is equal to the so-called “Vt of the nMOS transistor” in the write transistor TW.
As a result, the potential becomes the smaller one of VBL1 and (VWWL-VthW), that is, the potential represented by MIN (VBL1, VWWL-VthW).

【００７９】このように、書き込み後の記憶ノードＳＮ
の電位は、ビット線ＢＬに設定された書き込みデータに
応じて、ビット線電位と、書き込みトランジスタＴＷの
ゲート印加電圧およびしきい値とにより決まる。As described above, the storage node SN after writing is
Is determined by the bit line potential, the gate applied voltage of the write transistor TW, and the threshold according to the write data set on the bit line BL.

【００８０】書き込み後のデータ保持時において、書き
込みワード線ＷＷＬと読み出しワード線ＲＷＬをともに
０Ｖ、電源電圧供給線ＶＤＤの電位をＶ_DDとし、ビット
線ＢＬの電位は任意の値に設定する。このとき、読み出
しワード線ＲＷＬの電位が０Ｖと書き込み時より低いの
で、記憶ノードＳＮの電位は書き込み時の電位よりも、
容量結合による電位上昇ぶんだけ低下する。すなわち、
キャパシタＣＡＰの容量をＣ１、読み出しトランジスタ
ＴＲのゲート容量をＣ２とすると、その容量による電圧
分配比α＝Ｃ１／（Ｃ１＋Ｃ２）を読み出しワード線Ｒ
ＷＬの電位変化量ＶRWL に掛けただけの電圧降下があ
る。[0080] At the time of data holding after writing both 0V to the write word line WWL and the read word line RWL, the potential of the power supply voltage supply line VDD and to V _DD, the potential of the bit line BL is set to any value. At this time, since the potential of the read word line RWL is 0 V, which is lower than that at the time of writing, the potential of the storage node SN is higher than the potential at the time of writing.
It decreases by the potential rise due to capacitive coupling. That is,
Assuming that the capacitance of the capacitor CAP is C1 and the gate capacitance of the read transistor TR is C2, the voltage distribution ratio α = C1 / (C1 + C2) based on the capacitance is read word line R
There is a voltage drop that is multiplied by the potential change amount VRWL of WL.

【００８１】この電圧降下は、読み出しトランジスタＴ
Ｒにとっては更にオフ状態を強化する方向であることか
ら問題ないが、書き込みトランジスタＴＷにとってはソ
ース電位を下げるため、書き込みトランジスタＴＷをオ
ンさせる可能性が出てくる。書き込みトランジスタＴＷ
がオンすると保持電荷がリークすることから、電荷保持
時には書き込みトランジスタＴＷがオンさせないことが
要件となる。書き込みトランジスタＴＷのゲート電位は
０Ｖであることから、これをオンさせないためには、ソ
ース電位が（０−ＶthW ）Ｖより常に大きいことが必要
となる。このことを式で表すと“０”データ保持の場合
に次の式(3-1) 、“１”データ保持の場合に次の式(3-
2) となり、これらの式を共に満たすことがデータ保持
のための条件となる。This voltage drop is caused by the read transistor T
There is no problem for R because the off state is further strengthened, but for the write transistor TW, there is a possibility that the write transistor TW is turned on to lower the source potential. Write transistor TW
Since the stored charge leaks when is turned on, it is required that the write transistor TW should not be turned on during the charge holding. Since the gate potential of the write transistor TW is 0 V, it is necessary that the source potential is always higher than (0-VthW) V in order not to turn it on. This can be expressed by the following equation (3-1) when the “0” data is retained, and the following equation (3- 3) when the “1” data is retained.
2) and satisfying both of these expressions is a condition for data retention.

【００８２】[0082]

【数３】 (Equation 3)

【００８３】一方、読み出し時は、第１実施形態と同様
に、書き込みワード線ＷＷＬの電位，ビット線ＢＬのプ
リチャージ電位がともに０Ｖ、読み出しワード線ＲＷＬ
の電位がＶRWL 、電源電圧供給線ＶＤＤの電位がＶ_DDに
設定される。On the other hand, at the time of reading, as in the first embodiment, the potential of the write word line WWL and the precharge potential of the bit line BL are both 0 V, and the read word line RWL.
Potential of Vrw1, the potential of the power supply voltage supply line VDD is set to V _DD.

【００８４】すなわち、まず、ビット線ＢＬを０Ｖの状
態に予めプリチャージする。また、書き込みトランジス
タＴＷをオフしておくため、書き込みワード線ＷＷＬの
電位を０Ｖに設定する。その後、読み出しワード線ＲＷ
Ｌに所定電圧を印加して、その電位をＶRWL に設定す
る。これにより、キャパシタＣＡＰを介して読み出しワ
ード線ＲＷＬに容量結合した記憶ノードＳＮの電位が上
昇する。記憶ノードＳＮの電位上昇の最終値は、データ
保持時の記憶ノードＳＮ電位によって異なり、これによ
り読み出しトランジスタＴＲのオン／オフが決まる。つ
まり、保持データが“０”の場合に読み出しトランジス
タＴＲはオフ状態のままであり、保持データが“１”の
場合に読み出しトランジスタＴＲはオフ状態からオン状
態に移行する。この結果、保持データが“１”の場合に
電源電圧供給線ＶＤＤから電荷が供給されてビット線Ｂ
Ｌの電位が上昇する一方で、保持データが“０”の場合
はトランジスタのオフリーク電流程度しか電流の流入は
ないので、ビット線ＢＬの電位は殆ど変化しない。この
ようにして、記憶ノードＳＮに保持されたデータをビッ
ト線ＢＬの電位変化として読み出すことができる。That is, first, the bit line BL is precharged to a state of 0V in advance. Further, in order to keep the write transistor TW off, the potential of the write word line WWL is set to 0V. After that, the read word line RW
A predetermined voltage is applied to L, and the potential is set to VRWL. Thus, the potential of storage node SN capacitively coupled to read word line RWL via capacitor CAP rises. The final value of the rise in the potential of the storage node SN differs depending on the potential of the storage node SN when data is held, and the on / off of the read transistor TR is determined thereby. That is, when the held data is “0”, the read transistor TR remains off, and when the held data is “1”, the read transistor TR shifts from the off state to the on state. As a result, when the held data is “1”, the charge is supplied from the power supply voltage supply line VDD and the bit line B
When the potential of L rises and the retained data is "0", the current flows only about the off-leakage current of the transistor, so that the potential of the bit line BL hardly changes. In this manner, data held in the storage node SN can be read as a potential change of the bit line BL.

【００８５】以上のような読み出し動作が行われるため
には、読み出しトランジスタＴＲのしきい値ＶthR が、
“０”データ保持時の記憶ノードＳＮの電位上昇最終値
より大きく、“１”データ保持時の記憶ノードＳＮの電
位上昇最終値より小さくなければならない。つまり、読
み出しトランジスタＴＲのしきい値は、次式（４）を満
足する必要がある。In order to perform the above read operation, the threshold value VthR of the read transistor TR must be
The value must be larger than the final value of the potential rise of the storage node SN when “0” data is retained and smaller than the final value of the potential rise of the storage node SN when retaining “1” data. That is, the threshold value of the read transistor TR needs to satisfy the following expression (4).

【００８６】[0086]

【数４】 (Equation 4)

【００８７】上記した式(3-1) ，式(3-2) および式
（４）を全て満足するように書き込み用および読み出し
用のトランジスタＴＷ，ＴＲのしきい値ＶthW,ＶthR を
設定し、また、プロセスのバラツキ等を考慮して広いし
きい値の最適範囲が得られるように、各共通線への設定
電圧を決める。ここで、ＶBL0 ＝０Ｖ、ＶBL1 ＝ＶWWL
＝ＶRWL ＝Ｖ_DDとして、上記した３つの式を満足するト
ランジスタしきい値ＶthW,ＶthR を設定できれば、当該
メモリセルＭＣを電源電圧Ｖ_DDと接地電位０Ｖ以外を使
用せずに動作させることが可能となる。したがって、こ
の場合は周辺回路において別の内部電源電圧を発生させ
たり、高電圧用の特別なトランジスタを形成する必要が
ない。すなわち、電源供給の観点で、または高耐圧トラ
ンジスタを不要とするプロセス上の観点で、このメモリ
製造プロセスは、ロジック製造プロセスとの整合性がよ
くなる。したがって、メモリ−ロジック混載ＩＣの製造
が容易になる。The threshold values VthW and VthR of the write and read transistors TW and TR are set so as to satisfy all of the above equations (3-1), (3-2) and (4). Further, the set voltage for each common line is determined so that a wide optimum range of the threshold value can be obtained in consideration of process variations and the like. Here, VBL0 = 0V, VBL1 = VWWL
If the transistor threshold values VthW and VthR satisfying the above three equations can be set assuming that = VRWL = _VDD , the memory cell MC can be operated without using any other than the power supply voltage _VDD and the ground potential 0V. Becomes Therefore, in this case, it is not necessary to generate another internal power supply voltage in the peripheral circuit or to form a special transistor for high voltage. That is, from the viewpoint of power supply or from the viewpoint of a process that does not require a high-withstand-voltage transistor, the memory manufacturing process has better consistency with the logic manufacturing process. Therefore, manufacture of the memory-logic hybrid IC becomes easy.

【００８８】図１２および図１３はＮＭＯＳタイプのメ
モリセルについて、図１４および図１５はＰＭＯＳタイ
プのメモリセルについて、それぞれ本実施形態に係る動
作モードによる読み出し／リフレッシュ時および書き換
え時の各信号のタイミングチャートを示す。読み出し時
の読み出しワード線ＲＷＬの電位を、書き込み（リフレ
ッシュ）の際にも維持し、書き込み（リフレッシュ）が
終了してから元の電位に戻すことで、上記動作モードを
実現している。FIGS. 12 and 13 show the timing of each signal at the time of reading / refreshing and rewriting in the operation mode according to the present embodiment, for the NMOS type memory cell, and FIGS. 14 and 15 for the PMOS type memory cell. The chart is shown. The above-described operation mode is realized by maintaining the potential of the read word line RWL at the time of reading even at the time of writing (refresh) and returning to the original potential after the end of writing (refresh).

【００８９】本実施形態においても、第１実施形態と同
様な効果を奏し、製造プロセスの簡略化、低コスト化で
き動作信頼性が高いメモリ−ロジック混載ＩＣが実現可
能となる。Also in the present embodiment, the same effects as those of the first embodiment can be obtained, and a memory-logic hybrid IC with high operation reliability which can simplify the manufacturing process and reduce the cost can be realized.

【００９０】[0090]

【発明の効果】本発明に係る半導体記憶装置によれば、
トランジスタのしきい値を所定の範囲内に設定すること
により正常動作を保証しながら、メモリセル内のビット
線を１本化している。したがって、その分、従来の２ト
ランジスタ−１キャパシタ型メモリセルよりセル面積を
小さくできる。このセル面積の縮小は、読み出しトラン
ジスタおよび書き込みトランジスタの少なくとも一方を
薄膜トランジスタとした場合、双方ともバルク型とした
場合に限らず、メモリ装置の高集積化に貢献する。とく
に、薄膜トランジスタを用いるとセル面積をより小さく
できる一方、双方ともバルク型の場合は、ＣＭＯＳロジ
ックプロセスとの整合性が良く、ＤＲＡＭ機能を少ない
工程でロジックＩＣチップに追加することができるとい
う利点がある。以上より、製造プロセスの簡略化、低コ
スト化でき動作信頼性が高いメモリ−ロジック混載ＩＣ
が実現可能となる。According to the semiconductor memory device of the present invention,
By setting the threshold value of the transistor within a predetermined range, the bit line in the memory cell is unified while guaranteeing normal operation. Therefore, the cell area can be made smaller than that of the conventional two-transistor-one-capacitor memory cell. This reduction in cell area contributes to higher integration of a memory device, not only when at least one of the read transistor and the write transistor is a thin film transistor, but also when both are of a bulk type. In particular, when a thin film transistor is used, the cell area can be further reduced. On the other hand, when both are of a bulk type, there is an advantage that compatibility with a CMOS logic process is good and a DRAM function can be added to a logic IC chip in a small number of steps. is there. As described above, a memory-logic hybrid IC having a high operating reliability with a simplified manufacturing process and reduced cost.
Can be realized.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施形態に係る半導体記憶装置のメモ
リセルアレイおよびその周辺回路の要部を示すブロック
図である。FIG. 1 is a block diagram showing a main part of a memory cell array and its peripheral circuits of a semiconductor memory device according to an embodiment of the present invention.

【図２】本発明の実施形態に係るＤＲＡＭゲインセルを
示す回路図である。FIG. 2 is a circuit diagram showing a DRAM gain cell according to the embodiment of the present invention.

【図３】本発明の実施形態に係るメモリセルアレイの要
部構成を示す回路図である。FIG. 3 is a circuit diagram showing a main configuration of a memory cell array according to the embodiment of the present invention.

【図４】本発明の実施形態に係るＤＲＡＭゲインセルの
第１構造例を示す平面図および断面図である。4A and 4B are a plan view and a cross-sectional view illustrating a first example of a structure of a DRAM gain cell according to the embodiment of the present invention.

【図５】本発明の実施形態に係るＤＲＡＭゲインセルの
第２構造例を示す平面図および断面図である。5A and 5B are a plan view and a cross-sectional view illustrating a second example of the structure of the DRAM gain cell according to the embodiment of the present invention;

【図６】本発明の実施形態に係るＤＲＡＭゲインセルの
第３構造例を示す平面図である。FIG. 6 is a plan view showing a third structural example of the DRAM gain cell according to the embodiment of the present invention.

【図７】本発明の第１実施形態に係る第１動作モードを
用いたＤＲＡＭゲインセルの読み出しおよびリフレッシ
ュ時に、読み出しワード線、書き込みワード線およびビ
ット線における信号の波形を示すタイミングチャートで
ある。FIG. 7 is a timing chart showing waveforms of signals on a read word line, a write word line, and a bit line when reading and refreshing a DRAM gain cell using the first operation mode according to the first embodiment of the present invention.

【図８】本発明の実施形態に係る第１動作モードを用い
たＤＲＡＭゲインセルの書き換え時に、読み出しワード
線、書き込みワード線およびビット線における信号の波
形を示すタイミングチャートである。FIG. 8 is a timing chart showing waveforms of signals on a read word line, a write word line, and a bit line when rewriting a DRAM gain cell using the first operation mode according to the embodiment of the present invention.

【図９】本発明の実施形態に係るＤＲＡＭゲインセルの
変形例を示す回路図である。FIG. 9 is a circuit diagram showing a modification of the DRAM gain cell according to the embodiment of the present invention.

【図１０】図９のＤＲＡＭゲインセルの第１動作モード
を用いた読み出しおよびリフレッシュ時に、読み出しワ
ード線、書き込みワード線およびビット線における信号
の波形を示すタイミングチャートである。10 is a timing chart showing waveforms of signals on a read word line, a write word line, and a bit line during reading and refreshing using the first operation mode of the DRAM gain cell of FIG. 9;

【図１１】図９のＤＲＡＭゲインセルの第１動作モード
を用いた書き換え時に、読み出しワード線、書き込みワ
ード線およびビット線における信号の波形を示すタイミ
ングチャートである。11 is a timing chart showing waveforms of signals on a read word line, a write word line, and a bit line when rewriting using the first operation mode of the DRAM gain cell of FIG. 9;

【図１２】ＮＭＯＳタイプのＤＲＡＭゲインセルについ
て、本発明の第２実施形態に係る第２動作モードを用い
た読み出しおよびリフレッシュ時に、読み出しワード
線、書き込みワード線およびビット線における信号のタ
イミングチャートである。FIG. 12 is a timing chart of signals on a read word line, a write word line, and a bit line in an NMOS type DRAM gain cell at the time of reading and refreshing using the second operation mode according to the second embodiment of the present invention.

【図１３】ＮＭＯＳタイプのＤＲＡＭゲインセルについ
て、本発明の第２実施形態に係る第２動作モードを用い
た書き換え時に、読み出しワード線、書き込みワード線
およびビット線における信号のタイミングチャートであ
る。FIG. 13 is a timing chart of signals on a read word line, a write word line, and a bit line during rewriting of an NMOS type DRAM gain cell using the second operation mode according to the second embodiment of the present invention.

【図１４】ＰＭＯＳタイプのＤＲＡＭゲインセルについ
て、本発明の第２実施形態に係る第２動作モードを用い
た読み出しおよびリフレッシュ時に、読み出しワード
線、書き込みワード線およびビット線における信号のタ
イミングチャートである。FIG. 14 is a timing chart of signals on a read word line, a write word line, and a bit line in a PMOS type DRAM gain cell at the time of reading and refreshing using the second operation mode according to the second embodiment of the present invention.

【図１５】ＰＭＯＳタイプのＤＲＡＭゲインセルについ
て、本発明の第２実施形態に係る第２動作モードを用い
た書き換え時に、読み出しワード線、書き込みワード線
およびビット線における信号のタイミングチャートであ
る。FIG. 15 is a timing chart of signals on a read word line, a write word line, and a bit line when rewriting a PMOS type DRAM gain cell using the second operation mode according to the second embodiment of the present invention.

【図１６】従来の１トランジスタ−１キャパシタ型ＤＲ
ＡＭセルの回路図である。FIG. 16 shows a conventional one-transistor-one-capacitor type DR.
It is a circuit diagram of an AM cell.

【図１７】従来の２トランジスタ−１キャパシタ型ＤＲ
ＡＭセルの回路図である。FIG. 17 shows a conventional two-transistor-one-capacitor type DR.
It is a circuit diagram of an AM cell.

【図１８】図１７に示す従来のＤＲＡＭセルの平面図お
よび断面図である。18 is a plan view and a cross-sectional view of the conventional DRAM cell shown in FIG.

【符号の説明】[Explanation of symbols]

１０…半導体基板、１１…素子分離絶縁層、１２…電源
電圧供給線となる不純物領域、１３…ビット線接続不純
物領域、１４…第１ゲート絶縁膜、１５，２０…第１配
線層、１６…第２ゲート絶縁膜、１７，２５，２６…第
２配線層、１８…誘電体膜、１９，２９…第３配線層、
２１…不純物領域、２２〜２４…コンタクト孔、２７，
２８…第１ビアホール、３０…第２ビアホール、３１…
第４配線層、３２…第５配線層、ＭＣ…ＤＲＡＭゲイン
セル（メモリセル）、ＲＣ…参照セル、ＳＡ…センスア
ンプ、ＤＣＨ…ディスチャージ回路、ＴＷ…書き込みト
ランジスタ、ＴＲ…読み出しトランジスタ、ＣＡＰ…キ
ャパシタ、ＷＷＬ…書き込みワード線、ＲＷＬ…読み出
しワード線、ＢＬ…ビット線、ＢＬ＿…ビット補線、Ｂ
Ｃ…ビットコンタクト、ＶＤＤ…電源電圧の供給線、Ｓ
Ｎ…記憶ノード。DESCRIPTION OF SYMBOLS 10 ... Semiconductor substrate, 11 ... Element isolation insulating layer, 12 ... Impurity region used as power supply voltage supply line, 13 ... Bit line connection impurity region, 14 ... First gate insulating film, 15, 20 ... First wiring layer, 16 ... Second gate insulating film, 17, 25, 26: second wiring layer, 18: dielectric film, 19, 29 ... third wiring layer,
21 ... impurity region, 22-24 ... contact hole, 27,
28 first via hole, 30 second via hole, 31
4th wiring layer, 32: 5th wiring layer, MC: DRAM gain cell (memory cell), RC: reference cell, SA: sense amplifier, DCH: discharge circuit, TW: write transistor, TR: read transistor, CAP: capacitor, WWL: write word line, RWL: read word line, BL: bit line, BL_: bit auxiliary line, B
C: bit contact, VDD: power supply voltage supply line, S
N ... Storage node.

Claims (17)

【特許請求の範囲】[Claims] 【請求項１】一方電極が読み出しワード線に接続された
キャパシタと、 電源電圧の供給線とビット線との間に接続され、制御電
極が上記キャパシタの他方電極に接続された第１導電型
の読み出しトランジスタと、 上記キャパシタの他方電極と上記ビット線との間に接続
され、制御電極が書き込みワード線に接続された第１導
電型の書き込みトランジスタとをメモリセル内に有し、 上記読み出しトランジスタおよび上記書き込みトランジ
スタの少なくとも一方は、チャネル導電型と逆の導電型
を有するシリコン薄膜と、当該シリコン薄膜上にゲート
絶縁膜を介して形成されているゲート電極と、当該ゲー
ト電極両側のシリコン薄膜部分に形成されチャネル導電
型と同じ導電型を有するソース・ドレイン不純物領域と
を有する薄膜トランジスタから構成されている半導体記
憶装置。A first conductive type capacitor having one electrode connected to a read word line and a power supply voltage supply line connected to a bit line, and a control electrode connected to the other electrode of the capacitor; A memory cell including a read transistor and a first conductivity type write transistor connected between the other electrode of the capacitor and the bit line and a control electrode connected to a write word line; At least one of the write transistors includes a silicon thin film having a conductivity type opposite to a channel conductivity type, a gate electrode formed on the silicon thin film via a gate insulating film, and a silicon thin film portion on both sides of the gate electrode. Thin film transistor having source / drain impurity regions formed and having the same conductivity type as the channel conductivity type The semiconductor memory device that is al configured. 【請求項２】一方電極が読み出しワード線に接続された
キャパシタと、 電源電圧の供給線とビット線との間に接続され、制御電
極が上記キャパシタの他方電極に接続された第１導電型
の読み出しトランジスタと、 上記キャパシタの他方電極と上記ビット線との間に接続
され、制御電極が書き込みワード線に接続された第１導
電型の書き込みトランジスタとをメモリセル内に有し、 上記読み出しトランジスタおよび上記書き込みトランジ
スタは、双方とも、半導体基板内の不純物領域上にゲー
ト絶縁膜を介して形成されたゲート電極と、当該ゲート
電極両側の上記不純物領域内の表面に形成され、上記不
純物領域とは逆導電型のソース・ドレイン不純物領域と
を有するバルク型の絶縁ゲート電界効果トランジスタか
ら構成されている半導体記憶装置。2. A first conductive type capacitor having one electrode connected to a read word line, a capacitor connected between a power supply voltage supply line and a bit line, and a control electrode connected to the other electrode of the capacitor. A memory cell including a read transistor and a first conductivity type write transistor connected between the other electrode of the capacitor and the bit line and a control electrode connected to a write word line; The write transistors are both formed on a gate electrode formed on an impurity region in a semiconductor substrate via a gate insulating film, and on a surface in the impurity region on both sides of the gate electrode, and are opposite to the impurity region. A semiconductor device comprising a bulk-type insulated-gate field-effect transistor having source / drain impurity regions of a conductivity type. Apparatus. 【請求項３】上記ビット線に、ラッチ機能を備えたセン
スアンプが接続されている請求項１に記載の半導体記憶
装置。3. The semiconductor memory device according to claim 1, wherein a sense amplifier having a latch function is connected to said bit line. 【請求項４】上記書き込みトランジスタが上記薄膜トラ
ンジスタから構成され、 上記書き込みトランジスタのソース・ドレイン不純物領
域の一方が、ビットコンタクトを介して上層のビット配
線層に接続され、他方が上記読み出しトランジスタのゲ
ート電極と上記キャパシタの他方電極を兼用する請求項
１に記載の半導体記憶装置。4. The write transistor comprises the thin film transistor. One of the source / drain impurity regions of the write transistor is connected to an upper bit wiring layer via a bit contact, and the other is a gate electrode of the read transistor. 2. The semiconductor memory device according to claim 1, wherein the device also serves as the other electrode of the capacitor. 【請求項５】上記読み出しトランジスタのゲート電極
は、ゲート絶縁膜を介して半導体基板内の不純物領域上
に形成され、 当該不純物領域内表面の上記ゲート電極の両側部分に、
一方が上記ビットコンタクトに接続され他方が電源電圧
の供給線をなすソース不純物領域とドレイン不純物領域
とが形成されている請求項４に記載の半導体記憶装置。5. The gate electrode of the read transistor is formed on an impurity region in a semiconductor substrate with a gate insulating film interposed therebetween, and on both sides of the gate electrode on the inner surface of the impurity region,
5. The semiconductor memory device according to claim 4, wherein a source impurity region and a drain impurity region are formed, one of which is connected to said bit contact and the other of which is a power supply line. 【請求項６】上記書き込みトランジスタのゲート電極と
異なる階層の導電層から形成され読み出しワード線を兼
ねる上記キャパシタの一方電極が、上記キャパシタの他
方電極上に誘電体膜を介して形成されている請求項５に
記載の半導体記憶装置。6. An electrode of the capacitor formed of a conductive layer of a different layer from the gate electrode of the write transistor and also serving as a read word line, is formed on the other electrode of the capacitor via a dielectric film. Item 6. The semiconductor memory device according to item 5. 【請求項７】上記書き込みトランジスタのゲート電極と
同じ導電層から形成され読み出しワード線を兼ねる上記
キャパシタの一方電極が、上記キャパシタの他方電極上
に誘電体膜を介して形成されている請求項５に記載の半
導体記憶装置。7. The one electrode of the capacitor, which is formed of the same conductive layer as the gate electrode of the write transistor and also serves as a read word line, is formed on the other electrode of the capacitor via a dielectric film. 3. The semiconductor memory device according to claim 1. 【請求項８】上記読み出しトランジスタおよび上記書き
込みトランジスタのチャネル導電型はｎ型である請求項
１に記載の半導体記憶装置。8. The semiconductor memory device according to claim 1, wherein a channel conductivity type of said read transistor and said write transistor is n-type. 【請求項９】上記キャパシタの他方電極および上記読み
出しトランジスタの制御電極をなす導電層により上記メ
モリセルの記憶ノードが構成され、 上記読み出しトランジスタのしきい値は、記憶データの
論理に応じて異なる値をとる上記記憶ノードの電位よ
り、大きく設定されている請求項８に記載の半導体記憶
装置。9. A storage node of the memory cell is constituted by the other electrode of the capacitor and a conductive layer serving as a control electrode of the read transistor, and a threshold value of the read transistor varies according to a logic of stored data. 9. The semiconductor memory device according to claim 8, wherein the potential is set to be higher than the potential of said storage node taking the value. 【請求項１０】上記読み出しトランジスタのしきい値
は、上記記憶ノードのハイレベルの電位と、読み出し時
に上記読み出しワード線に印加される電圧に応じて容量
結合により上昇する記憶ノードの電位上昇分との加算値
より小さく、かつ、上記記憶ノードのローレベルの電位
と上記記憶ノードの電位上昇分との加算値より大きい値
に設定されている請求項９に記載の半導体記憶装置。10. The threshold value of the read transistor is defined by a high-level potential of the storage node and a potential rise of the storage node which is increased by capacitive coupling according to a voltage applied to the read word line at the time of reading. 10. The semiconductor memory device according to claim 9, wherein the value is set to a value smaller than an added value of the storage node and larger than an added value of a low-level potential of the storage node and a potential rise of the storage node. 【請求項１１】上記キャパシタの他方電極および上記読
み出しトランジスタの制御電極をなす導電層により上記
メモリセルの記憶ノードが構成され、 上記書き込みトランジスタのしきい値は、書き込み時に
読み出しワード線に印加される電圧に応じてキャパシタ
の容量結合により上昇した上記記憶ノードの電位上昇分
から、記憶データの論理に応じて異なる値をとる記憶ノ
ードの電位を引いた値より、大きく設定されている請求
項８に記載の半導体記憶装置。11. The storage node of the memory cell is constituted by the other electrode of the capacitor and a conductive layer serving as a control electrode of the read transistor, and a threshold value of the write transistor is applied to a read word line during writing. 9. The storage node according to claim 8, wherein the storage node is set to a value higher than a value obtained by subtracting a potential of a storage node having a different value according to a logic of storage data from a potential rise of the storage node increased by capacitive coupling of a capacitor according to a voltage. Semiconductor storage device. 【請求項１２】上記読み出しトランジスタのしきい値
は、上記記憶ノードのハイレベルの電位より小さく、か
つ、上記記憶ノードのローレベルの電位より大きい値に
設定されている請求項１１に記載の半導体記憶装置。12. The semiconductor according to claim 11, wherein a threshold value of said read transistor is set to a value smaller than a high-level potential of said storage node and larger than a low-level potential of said storage node. Storage device. 【請求項１３】上記読み出しトランジスタおよび上記書
き込みトランジスタのチャネル導電型はｐ型である請求
項１に記載の半導体記憶装置。13. The semiconductor memory device according to claim 1, wherein a channel conductivity type of said read transistor and said write transistor is p-type. 【請求項１４】上記キャパシタの他方電極および上記読
み出しトランジスタの制御電極をなす導電層により上記
メモリセルの記憶ノードが構成され、 上記読み出しトランジスタのしきい値の絶対値は、記憶
データの論理に応じて異なる値をとる上記記憶ノードの
電位より、小さく設定されている請求項１３に記載の半
導体記憶装置。14. The storage node of the memory cell is constituted by the other electrode of the capacitor and a conductive layer serving as a control electrode of the read transistor. The absolute value of the threshold value of the read transistor depends on the logic of the stored data. 14. The semiconductor memory device according to claim 13, wherein the potential of the storage node is set to be smaller than the potential of the storage node having different values. 【請求項１５】上記読み出しトランジスタのしきい値の
絶対値は、上記記憶ノードのハイレベルの電位と、読み
出し時に上記読み出しワード線に印加される電圧に応じ
て容量結合により上昇する記憶ノードの電位上昇分との
加算値より大きく、かつ、上記記憶ノードのローレベル
の電位と上記記憶ノードの電位上昇分との加算値より小
さい値に設定されている請求項１４に記載の半導体記憶
装置。15. An absolute value of a threshold value of the read transistor, the potential of the storage node being increased by capacitive coupling according to a high-level potential of the storage node and a voltage applied to the read word line at the time of reading. 15. The semiconductor memory device according to claim 14, wherein the value is set to be larger than the sum of the rise and the sum of the low-level potential of the storage node and the potential rise of the storage node. 【請求項１６】上記キャパシタの他方電極および上記読
み出しトランジスタの制御電極をなす導電層により上記
メモリセルの記憶ノードが構成され、 上記書き込みトランジスタのしきい値の絶対値は、書き
込み時に読み出しワード線に印加される電圧に応じてキ
ャパシタの容量結合により上昇した上記記憶ノードの電
位上昇分から、記憶データの論理に応じて異なる値をと
る記憶ノードの電位を引いた値より、小さく設定されて
いる請求項１３に記載の半導体記憶装置。16. The storage node of the memory cell is constituted by the other electrode of the capacitor and a conductive layer serving as a control electrode of the read transistor. The absolute value of the threshold value of the write transistor is applied to a read word line during writing. The voltage is set to be smaller than a value obtained by subtracting a potential of a storage node having a different value according to a logic of storage data from a potential rise of the storage node which is increased by capacitive coupling of a capacitor according to an applied voltage. 14. The semiconductor memory device according to claim 13. 【請求項１７】上記読み出しトランジスタのしきい値の
絶対値は、上記記憶ノードのハイレベルの電位より大き
く、かつ、上記記憶ノードのローレベルの電位より小さ
い値に設定されている請求項１６に記載の半導体記憶装
置。17. The semiconductor device according to claim 16, wherein the absolute value of the threshold value of said read transistor is set to a value larger than a high-level potential of said storage node and smaller than a low-level potential of said storage node. 13. The semiconductor memory device according to claim 1.