JPH0477482B2 - - Google Patents
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- JPH0477482B2 JPH0477482B2 JP57049133A JP4913382A JPH0477482B2 JP H0477482 B2 JPH0477482 B2 JP H0477482B2 JP 57049133 A JP57049133 A JP 57049133A JP 4913382 A JP4913382 A JP 4913382A JP H0477482 B2 JPH0477482 B2 JP H0477482B2
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- 239000003990 capacitor Substances 0.000 claims description 24
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- 238000005070 sampling Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
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Description
【発明の詳細な説明】
産業上の利用分野
この発明は、LSI化された逐次比較型Ａ／Ｄ変
換器等に好適なチヨツパ式比較回路に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a chopper comparison circuit suitable for an LSI successive approximation type A/D converter or the like.
従来の技術
従来、逐次比較型Ａ／Ｄ変換器のような回路に
おいて、例えば第１図に示すようなチヨツパ式比
較回路が使用されている。2. Description of the Related Art Conventionally, a chopper comparison circuit as shown in FIG. 1 has been used in a circuit such as a successive approximation type A/D converter.
このチヨツパ式比較回路は、入力アナログ信号
Vioと基準電圧Vrefとを交互にサンプリングする
ための一対のスイツチMISFETS1，S2と、この
スイツチMISFETS1，S2の共通接続点N0に直列
接続された複数の交流増幅段１a，１b，１c，１d
とからなる。上記各増幅段１a〜１dはそれぞれコ
ンデンサC1〜C4とインバータ２a〜２dとにより構
成されている。また、上記各コンデンサC1〜C4
とインバータ２a〜２dとの接続点N1〜N4には、
スイツチ群S31〜S34によつて上記インバータ２a
〜２dの動作点を決定するためのバイアス電圧VB
が供給されるようにされている。 This chopper type comparator circuit uses input analog signal
A pair of switches MISFETS 1 and S 2 for alternately sampling V io and a reference voltage V ref , and a plurality of AC amplification stages 1 a connected in series to a common connection point N 0 of the switches MISFETS 1 and S 2 . ,1 b ,1 c ,1 d
It consists of Each of the amplification stages 1a to 1d is composed of capacitors C1 to C4 and inverters 2a to 2d , respectively. In addition, each of the above capacitors C 1 to C 4
At connection points N 1 to N 4 between and inverters 2 a to 2 d ,
The inverter 2a is connected to the inverter 2a by switch groups S31 to S34 .
Bias voltage V B to determine the operating point of ~2 d
is provided.
前記スイツチMISFETS1と上記スイツチ群S31
〜S34は制御信号φによつて、また前記スイツチ
MISFETS2は上記制御信号φと逆相の制御信号
φによつてオン、オフされる。 The above switch MISFETS 1 and the above switch group S 31
~ S34 is controlled by the control signal φ and the switch
MISFETS 2 is turned on and off by a control signal φ having an opposite phase to the control signal φ.
従つて、例えば制御信号φがハイレベルにされ
て、スイツチMISFETS1とスイツチ群S31〜S34が
オンされると、各増幅段１a〜１dのノードN1〜
N4には、バイアス電圧VBが供給される。また、
このときスイツチMISFETS2は制御信号によ
つてオフされているため、ノードＡには入力アナ
ログ電圧Vioが供給される。 Therefore, for example, when the control signal φ is set to high level and the switch MISFETS 1 and the switch groups S 31 to S 34 are turned on, the nodes N 1 to S 34 of each amplifier stage 1 a to 1 d are turned on.
Bias voltage V B is supplied to N 4 . Also,
At this time, since the switch MISFETS 2 is turned off by the control signal, the input analog voltage V io is supplied to the node A.
次に、制御信号φがロウレベルに変化される
と、スイツチMISFETS1とスイツチ群S31〜S34が
オフされ、スイツチMISFETS2が制御信号に
よつてオンされる。すると、ノードＡには基準電
圧Vrefが供給され、コンデンサC1の端子間には、
入力アナログ電圧Vioと基準電圧Vrefとの差電圧
（Vio−Vref）が発生される。この差電圧（Vio−
Vref）は、インバータ２aによつて増幅され、第
２の増幅段１bのコンデンサC2に供給される。こ
のようにして、入力アナログ電圧Vioと基準電圧
Vrefの差電圧が、第１〜第４の交流増幅段１a〜
１dによつて次々と増幅されて行く。 Next, when the control signal φ is changed to a low level, the switch MISFETS 1 and the switch groups S 31 to S 34 are turned off, and the switch MISFETS 2 is turned on by the control signal. Then, the reference voltage V ref is supplied to the node A, and the voltage between the terminals of the capacitor C 1 is
A voltage difference (V io −V ref ) between the input analog voltage V io and the reference voltage V ref is generated. This differential voltage (V io −
V ref ) is amplified by the inverter 2 a and supplied to the capacitor C 2 of the second amplification stage 1 b . In this way, the input analog voltage V io and the reference voltage
The difference voltage of V ref is the voltage difference between the first to fourth AC amplification stages 1 a to
1 d are amplified one after another.
上記チヨツパ式比較回路は、高速動作が可能で
あり、かつ回路面積も小さくて済むため、LSI化
された逐次比較型Ａ／Ｄ変換器に好適である。 The chopper comparison circuit described above is suitable for an LSI successive approximation type A/D converter because it can operate at high speed and requires a small circuit area.
発明が解決しようとする課題
しかしながら、上記のように、一対のチヨツパ
S1，S2がMISFETにより構成されている比較回
路にあつては、各スイツチMISFETS1とS2のそ
れぞれのゲートとソースまたはドレインの間に、
構造上、図中破線で示すようなミラー容量C1′
C2′が存在する。Problems to be Solved by the Invention However, as mentioned above, a pair of chips
In a comparator circuit in which S 1 and S 2 are MISFETs, between the gate and source or drain of each switch MISFETS 1 and S 2 ,
Due to the structure, the Miller capacitance C 1 ′ as shown by the broken line in the figure
C 2 ′ exists.
そのため、例えばMISFETS1が、制御信号φ
によつてスイツチングされた時に、上記ミラー容
量C1′を充電させるような電流が流される。その
結果、N0′点に供給されるべき入力電圧Vioがミ
ラー容量C1′によつて引張られて、第２図ｃに示
すように、N0′点の電位にスイツチングノイズが
表れてしまう。 Therefore, for example, MISFETS 1 is the control signal φ
When switched by , a current is caused to charge the mirror capacitance C 1 '. As a result, the input voltage V io to be supplied to the N 0 ' point is pulled by the Miller capacitance C 1 ', and switching noise appears in the potential at the N 0 ' point, as shown in Figure 2c. I end up.
一方、交流増幅段１a〜１dは非常に感度が良い
ため、僅かなノイズでも増幅伝達してしまう。そ
のため、例えばノードN2の電位は、N0′点のノ
イズによつて第２図ｄのように変化させられるよ
うにされる。実際には、基準電圧Vrefが入つて来
るときにも、同様にして、スイツチMISFETS2
のスイツチング時に、上記とは逆向きのノイズが
表れるため、ノードN2の波形は更に複雑になる。 On the other hand, since the AC amplifier stages 1 a to 1 d are very sensitive, even a slight noise will be amplified and transmitted. Therefore, for example, the potential of node N 2 is changed as shown in FIG. 2d by the noise at point N 0 '. In fact, when the reference voltage V ref comes in, the switch MISFETS 2
When switching, noise in the opposite direction to that described above appears, making the waveform at node N2 even more complex.
そして、上記ノイズのピーク値が高いほど、イ
ンバータ２a〜２dの動作点への戻りが遅くなり、
真の入力値（差電圧）の増幅が困難にされる。 The higher the peak value of the noise, the slower the inverters 2 a to 2 d return to their operating points.
Amplification of the true input value (differential voltage) is made difficult.
ただし、サンプリング周波数がそれほど高速で
ないような場合にはスイツチングノイズがはいつ
ても、次のデータが入つて来る前に各ノードN1
〜N4が負の電位に回復するため、精度上それほ
ど問題にはならなかつた。ところが、サンプリン
グ周波数を高くしようとすると、ノイズにより引
つ張られた各ノードの電位が、次のデータが入つ
てくる前に回復できなくなつてしまう。このよう
に、高速化するほどノイズが無視できなくなつて
精度が低下するため、チヨツパ比較回路の高速化
が妨げられていた。 However, if the sampling frequency is not very high, even if switching noise occurs, each node N 1
~ N4 recovered to a negative potential, so accuracy was not much of a problem. However, if an attempt is made to increase the sampling frequency, the potential at each node, which has been stretched by noise, will not be able to recover before the next data arrives. As described above, the higher the speed, the more noise cannot be ignored and the accuracy decreases, which has hindered the increase in speed of the chopper comparator circuit.
なお、制御信号φとが完全に逆相関係にあれ
ば、スイツチMISFETS1に生じるミラー容量に
よるノイズは、スイツチMISFETS2に生じるノ
イズによつて相殺されることが可能である。とこ
ろが、制御信号φはこれを形成するインバータの
遅延により、制御信号よりもゲート遅延分だけ
遅れてしまう。そのため、スイツチMISFETS1
とS2のスイツチングノイズを互いに相殺させるよ
うなことが困難であつた。 Note that if the control signal φ has a completely opposite phase relationship, the noise caused by the Miller capacitance generated in the switch MISFETS 1 can be canceled out by the noise generated in the switch MISFETS 2 . However, the control signal φ lags behind the control signal by the gate delay due to the delay of the inverter that forms it. Therefore, switch MISFETS 1
It was difficult to make the switching noises of S2 and S2 cancel each other out.
課題を解決するための手段
そこで、この発明は、入力アナログ電圧Vioと
基準電圧Vrefをサンプリングするための一対のス
イツチMISFETの共通接続点と、交流増幅段と
の間に、MISFETを直列接続することによつて、
上記の課題を解決するものである。Means for Solving the Problems Therefore, the present invention connects MISFETs in series between the common connection point of a pair of switch MISFETs for sampling the input analog voltage V io and the reference voltage V ref , and the AC amplification stage. By doing,
This solves the above problems.
作 用
上述の直列接続されたMISFETによつてミラ
ー容量によるスイツチングノイズのピーク値を低
く抑えることができる。Effect: By using the series-connected MISFETs described above, the peak value of switching noise due to Miller capacitance can be suppressed to a low level.
実施例 以下図面に基づいてこの発明を説明する。Example The present invention will be explained below based on the drawings.
第３図は本発明の一実施例を示すもので、第１
図の従来例と同一の部位には同一の符号を付して
重複した説明は省略する。 FIG. 3 shows one embodiment of the present invention.
The same parts as in the conventional example shown in the drawings are given the same reference numerals and redundant explanations will be omitted.
この実施例では、スイツチMISFETS1とS2の
共通接続点N0と、第１のコンデンサC1との間に、
デプレツシヨン型のMISFETQdが直列接続され
ている。このMISFETQdは、そのゲートとソー
スとが接続されており、定電流素子として作用さ
せられる。 In this embodiment, between the common connection point N 0 of the switches MISFETS 1 and S 2 and the first capacitor C 1 ,
Depression type MISFETQ d are connected in series. This MISFETQ d has its gate and source connected, and is operated as a constant current element.
また、バイアス電圧VBを供給するバイアス電
圧発生回路３として、出力が入力端子に帰還され
るように接続されたインバータ４が用いられてい
る。このバイアス電圧VBによつて、各増幅段１a
〜１dは、インバータ２a〜２dの各動作範囲が最
も望ましい直流領域となるようにされる。 Furthermore, as the bias voltage generation circuit 3 that supplies the bias voltage VB , an inverter 4 is used, the inverter 4 being connected so that its output is fed back to the input terminal. By this bias voltage V B , each amplification stage 1 a
~ 1d is set such that each operating range of the inverters 2a to 2d is in the most desirable DC region.
さらに、各増幅段１a〜１dのノードN1〜N4に
は、それぞれMOSキヤパシタQ1〜Q4が接続され
ている。このMOSキヤパシタQ1〜Q4は、それぞ
れソースとドレインとが接続されており、ゲート
には制御信号が印加されている。 Further, MOS capacitors Q1 to Q4 are connected to the nodes N1 to N4 of each of the amplification stages 1a to 1d , respectively. The sources and drains of the MOS capacitors Q 1 to Q 4 are connected to each other, and a control signal is applied to the gates.
これによつて、MOSキヤパシタQ1〜Q4の各ゲ
ートとソースおよびドレインとの間のミラー容量
C1″，C2″により、各ノードN1〜N4にバイアス電
圧VBを供給するスイツチMISFETS31〜S34のミ
ラー容量C3″によるスイツチングノイズが相殺さ
れるようにされている。 This reduces the Miller capacitance between each gate and source and drain of MOS capacitors Q1 to Q4 .
C 1 ″ and C 2 ″ cancel out the switching noise caused by the mirror capacitance C 3 ″ of the switches MISFETS 31 to S 34 that supply the bias voltage V B to each node N 1 to N 4 .
つまり、スイツチMISFETS31〜S34が制御信号
φによつてスイツチングされるとき、そのゲート
とソース間のミラー容量C3″によりノードN1〜
N4の電位が持ち上げられる。ところが、各ノー
ドN1〜N4に接続されたMOSキヤパシタQ1〜Q4
のゲートには、逆相の制御信号が印加されてい
る。そのため、MOSキヤパシタQ1〜Q4のミラー
容量C1″，C2″による信号変化時のノイズが上記
スイツチMISFETS31のミラー容量C3″によるス
イツチングノイズと逆向きにされる。その結果、
両者のノイズが各インバータ２a〜２dの入力点
N1〜N4に与える影響が相殺されるようになる。 In other words, when the switches MISFETS 31 to S 34 are switched by the control signal φ, the mirror capacitance C 3 ″ between the gate and source causes the nodes N 1 to
The potential of N 4 is raised. However, the MOS capacitors Q 1 to Q 4 connected to each node N 1 to N 4
A control signal of opposite phase is applied to the gate of . Therefore, the noise caused by the mirror capacitances C 1 ″ and C 2 ″ of the MOS capacitors Q 1 to Q 4 when the signal changes is reversed to the switching noise caused by the mirror capacitance C 3 ″ of the switch MISFETS 31. As a result,
Both noises are input to each inverter 2a to 2d .
The effects on N 1 to N 4 will be offset.
なお、特に制限されないが、上記MISFETS1，
S2，S31〜S34およびQdはすべて同一の導電型（ｎ
チヤンネル型）に形成されている。 Note that, although not particularly limited, the above MISFETS 1 ,
S 2 , S 31 to S 34 and Q d are all of the same conductivity type (n
channel type).
次に、上記回路の動作を説明する。 Next, the operation of the above circuit will be explained.
制御信号φがハイレベルにされると、スイツチ
MISFETS31〜S34が導通されて、各交流増幅段１
ａ〜１dのノードN1〜N4にバイアス電圧VBが供給
される。また、スイツチS31〜S34と同時にスイツ
チMISFETS1が導通されて、入力アナログ信号
VioがMISFETQdを通つてコンデンサC1の端子に
供給される。このとき、制御信号φの立上りに同
期して、スイツチMISFETS1のミラー容量によ
り、ノイズが発生される。しかして、ノードN0
とコンデンサC1との間に設けられたMISFETQd
が定電流特性を有しているため、この
MISFETQdを通貨する電流が制限されて、上記
ノイズのピーク値が低減されるようになる。 When the control signal φ is set to high level, the switch
MISFETS 31 to S 34 are conductive, and each AC amplifier stage 1
A bias voltage V B is supplied to nodes N 1 to N 4 of a to 1 d . Also, switch MISFETS 1 is turned on at the same time as switches S 31 to S 34 , and the input analog signal is
V io is supplied to the terminal of capacitor C 1 through MISFETQ d . At this time, noise is generated by the mirror capacitance of the switch MISFETS 1 in synchronization with the rise of the control signal φ. Therefore, node N 0
MISFETQ d installed between and capacitor C 1
has constant current characteristics, so this
The current flowing through the MISFETQ d is limited so that the peak value of the above noise is reduced.
次に制御信号φがロウレベルに、またがハイ
レベルにされると、スイツチMISFETS1がオフ、
S2がオンされる。これによつて、ノードN9には
基準電圧Vrefが供給される。そのため、コンデン
サC1の両端子間の電圧は、入力電圧Vioと基準電
圧Vrefとの差電圧（Vio−Vref）にされる。この
時、スイツチMISFETS31〜S34は制御信号φのロ
ウレベルによつてオフされているため、第１のイ
ンバータ２aの入力点N1の電位はVB＋（Vio−Vref）
になる。 Next, when the control signal φ is set to low level or high level, switch MISFETS 1 is turned off.
S2 is turned on. As a result, the reference voltage Vref is supplied to the node N9 . Therefore, the voltage between both terminals of the capacitor C 1 is set to the difference voltage (V io −V ref ) between the input voltage V io and the reference voltage V ref . At this time, the switches MISFETS 31 to S 34 are turned off by the low level of the control signal φ, so the potential at the input point N 1 of the first inverter 2 a is V B + (V io - V ref ).
become.
なお、スイツチMISFETS2が導通されて基準
電圧Vrefが交流増幅回路に入つてくるときにも、
MISFETS2のミラー容量によつてノイズが発生
されるが、このノイズもMISFETQdを通過する
ときにそのピーク値が低減される。 Furthermore, even when switch MISFETS 2 is turned on and reference voltage V ref enters the AC amplifier circuit,
Noise is generated by the Miller capacitance of MISFETS 2 , but the peak value of this noise is also reduced when it passes through MISFETQ d .
上記コンデンサC1に供給された差電圧（Vio−
Vref）は第１のインバータ２aによつて増幅され、
第２のコンデンサC2に供給される。第１のイン
バータ２aの増幅率をA1とすると、インバータ２a
の出力点の電位はVB＋A1（Vio−Vref）にされる。 The differential voltage ( V io −
V ref ) is amplified by the first inverter 2 a ,
It is supplied to the second capacitor C2 . If the amplification factor of the first inverter 2 a is A 1 , then the inverter 2 a
The potential at the output point of is set to V B +A 1 (V io −V ref ).
このようにして、上記回路においては、入力ア
ナログ電圧Vioと基準電圧Vrefとの差電圧が、各
交流増幅段１a，１b，１c，１dによつて次々と増
幅されて行く。 In this way, in the above circuit, the voltage difference between the input analog voltage Vio and the reference voltage Vref is successively amplified by each AC amplification stage 1a , 1b , 1c , 1d . .
しかも、上記回路においては、MISFETS1と
S2のスイツチングの際に発生されるノイズのピー
ク値が、MISFETQdによつて低減されるため、
このノイズがほとんど増幅されなくなる。これに
よつて、各交流増幅段１a〜１dにおけるインバー
タ２a〜２dの動作点への復帰動作が早くなつて、
負の差電圧が増幅されるようになる。 Moreover, in the above circuit, MISFETS 1 and
Since the peak value of noise generated during switching of S 2 is reduced by MISFETQ d ,
This noise is almost no longer amplified. As a result, the return operation of the inverters 2 a to 2 d in each AC amplification stage 1 a to 1 d to the operating point becomes faster,
The negative differential voltage becomes amplified.
発明の効果
以上説明したようにこの発明に係るチヨツパ式
比較回路においては、アロナグ電圧をサンプリン
グするためのスイツチMISFETのミラー容量に
よつてスイツチングノイズが発生されても、その
ノイズは定電流特性を示すようなMISFETQdに
よつてそのピーク値が低減されるため、入力アナ
ログ信号と基準電圧との比較増幅の精度が向上さ
れると共に、定常状態で1MHzのような高いサン
プリング周波数で動作させることができるように
なる。Effects of the Invention As explained above, in the chopper type comparator circuit according to the present invention, even if switching noise is generated by the Miller capacitance of the switch MISFET for sampling the aronag voltage, the noise has constant current characteristics. MISFETQ d as shown reduces the peak value, which improves the accuracy of comparison amplification between the input analog signal and the reference voltage, and allows operation at a high sampling frequency such as 1MHz in steady state. become able to.
しかも、スイツチMISFETの共通接続点と交
流増幅回路との間に接続されたMISFETQdは比
較的時定数が大きい。そのため、僅かな回路面積
の増加によつて、スイツチングノイズのピーク値
を有効に低減することができる。 Moreover, the MISFETQ d connected between the common connection point of the switch MISFET and the AC amplifier circuit has a relatively large time constant. Therefore, the peak value of switching noise can be effectively reduced with a slight increase in circuit area.
第１図には従来のチヨツパ式比較回路の一例を
示す回路図、第２図は制御信号および各点の電位
変化を示す波形図、第３図は本発明に係るチヨツ
パ式比較回路の一実施例を示す回路構成図であ
る。
１a〜１d……交流増幅段、S1〜S4……スイツチ
MISFET、Qd……MISFET、φ，……制御信
号。
FIG. 1 is a circuit diagram showing an example of a conventional chopper comparison circuit, FIG. 2 is a waveform diagram showing control signals and potential changes at each point, and FIG. 3 is an implementation of a chopper comparison circuit according to the present invention. FIG. 2 is a circuit configuration diagram showing an example. 1 a to 1 d ... AC amplification stage, S 1 to S 4 ... switch
MISFET, Q d ... MISFET, φ, ... control signal.
Claims (1)
上記第１入力点と上記共通接続点との間に設けら
れ、第１制御信号によつて周期的にスイツチ動作
される第1MISFETと、上記第２入力点と上記共
通接続点との間に設けられ、第２制御信号によつ
て上記第1MISFETと交互にスイツチ動作される
第2MISFETと、上記共通接続点からの信号がそ
の一端に供給される入力コンデンサを持つ交流増
幅回路とを備えてなるとともに、上記第１、第
2MISFETのスイツチ動作によつて上記第１入力
点の電圧と上記第２入力点の電圧との差分の電圧
が上記入力コンデンサの他端に現われるようにな
し、かつ上記差分の電圧を増幅するようにしてな
るチヨツパ式比較回路であつて、 上記共通接続点と上記入力コンデンサの上記一
端との間にノイズ電流を低減させる第3MISFET
が設けられてなることを特徴とするチヨツパ式比
較回路。 ２ 上記第3MISFETは、そのゲート・ソース間
が共通接続されたデイプレツシヨン型MISFET
からなることを特徴とする特許請求の範囲第１項
記載のチヨツパ式比較回路。 ３ 上記交流増幅回路は、上記第1MISFETのス
イツチオンと同期してスイツチオンとされて上記
入力コンデンサの上記他端に所定のバイアス電圧
を供給するバイアス用MISFETと、上記バイア
ス用MISFETを介して上記コンデンサの上記他
端に与えられるノイズに対し逆相のノイズを上記
入力コンデンサの上記他端に与えるノイズ低減用
のコンデンサとを備えてなることを特徴とする特
許請求の範囲第１項ないし第２項のうちの一つに
記載のチヨツパ式比較回路。 ４ 上記ノイズ低減用のコンデンサがMOSキヤ
パシタからなることを特徴とする特許請求の範囲
第３項記載のチヨツパ式比較回路。[Claims] 1. A first input point, a second input point, and a common connection point;
A first MISFET is provided between the first input point and the common connection point and is periodically switched by the first control signal, and a first MISFET is provided between the second input point and the common connection point. and an AC amplifier circuit having an input capacitor, one end of which is supplied with a signal from the common connection point, and a second MISFET that is switched alternately with the first MISFET by a second control signal. , the first and the above
The voltage difference between the voltage at the first input point and the voltage at the second input point is made to appear at the other end of the input capacitor by the switch operation of the 2MISFET, and the voltage difference is amplified. A chopper type comparison circuit consisting of a third MISFET for reducing noise current between the common connection point and the one end of the input capacitor.
What is claimed is: 1. A chipper-type comparison circuit characterized in that: 2 The third MISFET is a depletion type MISFET whose gate and source are commonly connected.
2. A chopper type comparison circuit according to claim 1, characterized in that the circuit comprises: 3 The AC amplifier circuit includes a bias MISFET that is switched on in synchronization with the switch on of the first MISFET and supplies a predetermined bias voltage to the other end of the input capacitor, and a bias MISFET that supplies a predetermined bias voltage to the other end of the input capacitor; Claims 1 and 2 further comprising a noise reduction capacitor which applies noise in the opposite phase to the noise applied to the other end of the input capacitor to the other end of the input capacitor. The Chiotsupa type comparison circuit described in one of them. 4. The chopper comparison circuit according to claim 3, wherein the noise reduction capacitor is a MOS capacitor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57049133A JPS58166813A (en) | 1982-03-29 | 1982-03-29 | Chopper type comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57049133A JPS58166813A (en) | 1982-03-29 | 1982-03-29 | Chopper type comparator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58166813A JPS58166813A (en) | 1983-10-03 |
| JPH0477482B2 true JPH0477482B2 (en) | 1992-12-08 |
Family
ID=12822562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57049133A Granted JPS58166813A (en) | 1982-03-29 | 1982-03-29 | Chopper type comparator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58166813A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4255733B2 (en) | 2003-04-09 | 2009-04-15 | ソニー株式会社 | Comparator, differential amplifier, two-stage amplifier and analog / digital converter |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53114342A (en) * | 1977-03-16 | 1978-10-05 | Hitachi Ltd | Signal detection circuit |
-
1982
- 1982-03-29 JP JP57049133A patent/JPS58166813A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53114342A (en) * | 1977-03-16 | 1978-10-05 | Hitachi Ltd | Signal detection circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58166813A (en) | 1983-10-03 |
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