JPH0476626A - マイクロコンピュータ - Google Patents
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- JPH0476626A JPH0476626A JP2185605A JP18560590A JPH0476626A JP H0476626 A JPH0476626 A JP H0476626A JP 2185605 A JP2185605 A JP 2185605A JP 18560590 A JP18560590 A JP 18560590A JP H0476626 A JPH0476626 A JP H0476626A
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- 101150065817 ROM2 gene Proteins 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明はマイクロコンピュータに関するものである。
（従来の技術）
近年、マイコンの高位化の流れから、命令種類の増加が
定常的な要請となっている。
定常的な要請となっている。
例えば８ビツトマイクロコンピユータと言えば、１命令
が８ビツト（１バイト）で構成され、ＣＰＵではメモリ
から８ビツトずつ読出して大行するようになっている。
が８ビツト（１バイト）で構成され、ＣＰＵではメモリ
から８ビツトずつ読出して大行するようになっている。
この場合、実行対象とする命令種類は２８−２５６通り
となり、１命令を構成するビット数で決まる。
となり、１命令を構成するビット数で決まる。
アドレスを伴うワードで構成される命令、つまりイミデ
ィエト・モードやダイレクト・モード等のアドレッシン
グ・モードを考慮すれば、このアドレッシング・モード
を指定する為に、８ビツトのうちの数ビットを使用する
事になる為、実行可能な命令種類の数は２５６通りより
少なくなる。
ィエト・モードやダイレクト・モード等のアドレッシン
グ・モードを考慮すれば、このアドレッシング・モード
を指定する為に、８ビツトのうちの数ビットを使用する
事になる為、実行可能な命令種類の数は２５６通りより
少なくなる。
マイクロコンピュータのユーザは、使い始めのうちは８
ビツトマイクロコンピユータで満足していても、次第に
、その処理効率の低さから、より高速により高度な処理
を行えるマイクロコンピュータを求めるようになり、こ
れに伴ってＣＰＵのビット数が１６ビツト、３２ビツト
、６４ビツトと増大の一途をたどり、極端な例では２０
０ビツトコンピユータ、というものまでが出現している
。
ビツトマイクロコンピユータで満足していても、次第に
、その処理効率の低さから、より高速により高度な処理
を行えるマイクロコンピュータを求めるようになり、こ
れに伴ってＣＰＵのビット数が１６ビツト、３２ビツト
、６４ビツトと増大の一途をたどり、極端な例では２０
０ビツトコンピユータ、というものまでが出現している
。
しかし、近時では、上記したように単にＣＰＵの処理単
位を上げるのではなく、８ビツトから６４ビツトまでを
統一思想でシリーズ化し直す要求が強い。これはＣＰＵ
の処理単位を変えないで命令種類の拡張を図り、結果と
して８ビツトの基本的なコンピュータでもμＯ８の組込
みを容品にする等の要求である。
位を上げるのではなく、８ビツトから６４ビツトまでを
統一思想でシリーズ化し直す要求が強い。これはＣＰＵ
の処理単位を変えないで命令種類の拡張を図り、結果と
して８ビツトの基本的なコンピュータでもμＯ８の組込
みを容品にする等の要求である。
そのために１ワードを構成するビット数だけ大きくする
ことが考えられる。つまり、８ビツトマイクロコンピユ
ータで考えれば、第１バイト目のみならず第２バイト目
も命令種類の指定に使うことにより、実行可能命令種類
が２８−２５６通りであったのを、２１６−６５５３６
通りにすることである。
ことが考えられる。つまり、８ビツトマイクロコンピユ
ータで考えれば、第１バイト目のみならず第２バイト目
も命令種類の指定に使うことにより、実行可能命令種類
が２８−２５６通りであったのを、２１６−６５５３６
通りにすることである。
この方法によれば、確かに実行可能命令数の拡大はでき
るが、その実行に当たって、ＣＰＵは、８ビツトずつの
２回の命令読出しを行わなければならないため、実行速
度が半分に低下し実行時間が倍増するという問題がある
。
るが、その実行に当たって、ＣＰＵは、８ビツトずつの
２回の命令読出しを行わなければならないため、実行速
度が半分に低下し実行時間が倍増するという問題がある
。
また、命令数の増大と１ワードを構成するビット数の増
大との双方に伴ってＲＯＭの容量を増大させなければな
らないという問題がある。
大との双方に伴ってＲＯＭの容量を増大させなければな
らないという問題がある。
（発明が解決しようとする課題）
上記したように、従来、命令種類の拡張要請に答えるべ
く、１ワードを構成するビ・ント数を大きくすることが
考えられていたが、実行時間の増大やＲＯＭの容量の増
大を招くと言う問題があった。
く、１ワードを構成するビ・ント数を大きくすることが
考えられていたが、実行時間の増大やＲＯＭの容量の増
大を招くと言う問題があった。
本発明は、上記実情に鑑みてなされたもので、その目的
とすることろは、−命令を表現するビット数を増加させ
ることなく実行可能な命令の種類を拡張することができ
るようにしたマイクロコンピュータを提供することにあ
る。
とすることろは、−命令を表現するビット数を増加させ
ることなく実行可能な命令の種類を拡張することができ
るようにしたマイクロコンピュータを提供することにあ
る。
（課題を解決するための手段）
請求項１記載のマイクロコンピュータは、インストラク
ションレジスタと、上記２以上の命令群の持つ全ての命
令を解読可能であってインストラクションレジスタの内
容を解読する命令解読手段と、モード切換え信号に応答
して上記２以上の命令群各々に対応する動作モードのう
ち一の動作モードを記憶するモード記憶手段と、命令を
上記インストラクションレジスタに取込む実行制御手段
とを備えている。
ションレジスタと、上記２以上の命令群の持つ全ての命
令を解読可能であってインストラクションレジスタの内
容を解読する命令解読手段と、モード切換え信号に応答
して上記２以上の命令群各々に対応する動作モードのう
ち一の動作モードを記憶するモード記憶手段と、命令を
上記インストラクションレジスタに取込む実行制御手段
とを備えている。
請求項２記載のマイクロコンピュータは、命令解読手段
がプログラマブル・ロジック・アレイにより構築されて
いる。
がプログラマブル・ロジック・アレイにより構築されて
いる。
請求項３記載のマイクロコンピュータはインストラクシ
ョンレジスタとプログラマブル・ロジック拳アレイとの
間にプリデコーダが配置されている。
ョンレジスタとプログラマブル・ロジック拳アレイとの
間にプリデコーダが配置されている。
請求項４記載のマイクロコンピュータはモード切換え信
号が割込みエントリ信号及び割込みリターン信号で構成
されている。
号が割込みエントリ信号及び割込みリターン信号で構成
されている。
請求項５記載のマイクロコンピュータはモード切換え信
号がサブルーチンコール信号及びサブルーチンリターン
信号で構成されている。
号がサブルーチンコール信号及びサブルーチンリターン
信号で構成されている。
請求項６記載のマイクロコンピュータは、２つの命令群
を持ち、その一部が両群に共通の命令からなる共通命令
群となっている。
を持ち、その一部が両群に共通の命令からなる共通命令
群となっている。
請求項７記載のマイクロコンピュータは、特定ビットが
第１の値とされ第１、第２両動作モードに共通の共通命
令群と上記特定ビットが第２の値とされた第１動作モー
ド専用命令群とからなる第１命令群と、上記特定ビット
が上記第２の値とされた第２動作モード専用命令群のみ
からなる第２命令群との２つの命令群について処理する
ものであって、インストラクションレジスタと、上記第
１命令群の命令のみ処理可能に構成され実行許可信号を
受けているときのみ動作する第１プリデコーダと、上記
第２命令群の命令のみ処理可能に構成され上記実行許可
信号を受けているときのみ動作する第２プリデコーダと
、上記第１プリデコーダの出力データを解読する第１演
算部と、上記第２プリデコーダの出力データを解読する
第２演算部と含み、両演算部の結果を出力するプログラ
マブルロジックアレイと、モード切換え信号に応答して
上記第１動作モード及び第２動作モードのうちいずれか
一方のモードを記憶するモード記憶手段と、このモード
記憶手段の記憶モードが上記第１動作モードであるとき
及び前記インストラクションレジスタ内の上記特定ビッ
トが上記第１の値であるときには上記第１プリデコーダ
に上記実行許可信号を与える第１実行許可信号発生手段
と、モード記憶手段の記憶モードが上記第２動作モード
のときであって且つ上記インストラクションレジスタ内
の特定ビットが上記第２の値のとき上記第２プリデコー
ダに上記実行許可信号を与える第２実行許可信号発生手
段とを備え、実行許可信号の供給先が特定ビットの値に
より切換えられるようになっている。
第１の値とされ第１、第２両動作モードに共通の共通命
令群と上記特定ビットが第２の値とされた第１動作モー
ド専用命令群とからなる第１命令群と、上記特定ビット
が上記第２の値とされた第２動作モード専用命令群のみ
からなる第２命令群との２つの命令群について処理する
ものであって、インストラクションレジスタと、上記第
１命令群の命令のみ処理可能に構成され実行許可信号を
受けているときのみ動作する第１プリデコーダと、上記
第２命令群の命令のみ処理可能に構成され上記実行許可
信号を受けているときのみ動作する第２プリデコーダと
、上記第１プリデコーダの出力データを解読する第１演
算部と、上記第２プリデコーダの出力データを解読する
第２演算部と含み、両演算部の結果を出力するプログラ
マブルロジックアレイと、モード切換え信号に応答して
上記第１動作モード及び第２動作モードのうちいずれか
一方のモードを記憶するモード記憶手段と、このモード
記憶手段の記憶モードが上記第１動作モードであるとき
及び前記インストラクションレジスタ内の上記特定ビッ
トが上記第１の値であるときには上記第１プリデコーダ
に上記実行許可信号を与える第１実行許可信号発生手段
と、モード記憶手段の記憶モードが上記第２動作モード
のときであって且つ上記インストラクションレジスタ内
の特定ビットが上記第２の値のとき上記第２プリデコー
ダに上記実行許可信号を与える第２実行許可信号発生手
段とを備え、実行許可信号の供給先が特定ビットの値に
より切換えられるようになっている。
請求項８記載のマイクロコンピュータは、第１プリデコ
ーダ及び第２プリデコーダはその出力が開放形とされて
互いにワイヤードオアで接続されている。
ーダ及び第２プリデコーダはその出力が開放形とされて
互いにワイヤードオアで接続されている。
（作 用）
本発明によれば、それぞれ異なる種類の命令を含む２以
上の命令群を持つとともに、各命令群に対応して動作モ
ードを持ち、動作モードによって実行する命令群を切換
えるようにしているため、−命令を表現するビット数を
増やすことなく実行可能な命令の種類を拡張することが
できる。
上の命令群を持つとともに、各命令群に対応して動作モ
ードを持ち、動作モードによって実行する命令群を切換
えるようにしているため、−命令を表現するビット数を
増やすことなく実行可能な命令の種類を拡張することが
できる。
これにより、ＣＰＵは１回の読出し動作で命令を実行で
きるために、命令種類を拡張しても従来と比較して実行
速度の低下がない。
きるために、命令種類を拡張しても従来と比較して実行
速度の低下がない。
また、１ワードを構成するビット数の増大に伴うＲＯＭ
容量の増大問題も生じない。
容量の増大問題も生じない。
（実施例）
以下に本発明の実施例について図面を参照しつつ説明す
る。
る。
第１図は本発明の一実施例に係る８ビツトマイクロコン
ピユータの構成を示すものである。
ピユータの構成を示すものである。
この図において、１はＣＰＵ、２はＲＯＭ、３はＲＡＭ
、４はデータバスであり、ＣＰＵＩはＲＯＭ２またはＲ
ＡＭ３から命令を一つずつ読取り実行するようになって
いる。このＣＰＵＩは、命令実行モードとして通常モー
ドと特殊モードとを持ち、例えばユーザの応用プログラ
ムの実行時が通常モードであり、μＯ８のＯ８部を動作
させた場合、その動作時が特殊モードである。
、４はデータバスであり、ＣＰＵＩはＲＯＭ２またはＲ
ＡＭ３から命令を一つずつ読取り実行するようになって
いる。このＣＰＵＩは、命令実行モードとして通常モー
ドと特殊モードとを持ち、例えばユーザの応用プログラ
ムの実行時が通常モードであり、μＯ８のＯ８部を動作
させた場合、その動作時が特殊モードである。
ＲＯＭ２にはプログラムを構成する多数の命令群が格納
されており、このＲＯＭ２は第２図にインストラクショ
ンマツプとして示すように命令群を上記両モードで使用
される共通命令群ＸＣと通常モードだけで使用される通
常命令群Ｉｎと特種モードだけで使用される特殊命令群
Ｉｓとに別けて記憶している。
されており、このＲＯＭ２は第２図にインストラクショ
ンマツプとして示すように命令群を上記両モードで使用
される共通命令群ＸＣと通常モードだけで使用される通
常命令群Ｉｎと特種モードだけで使用される特殊命令群
Ｉｓとに別けて記憶している。
第３図に示すように、−命令を構成する８ビツトｂＯ〜
ｂ７のうち先頭ビットｂ７は共通・通常・特殊の命令種
区別用ビットとされ、このビットｂ７が“１′の場合は
共通および通常命令、ピッ１−ｂ７が“０”の場合は共
通および特殊命令を表す。
ｂ７のうち先頭ビットｂ７は共通・通常・特殊の命令種
区別用ビットとされ、このビットｂ７が“１′の場合は
共通および通常命令、ピッ１−ｂ７が“０”の場合は共
通および特殊命令を表す。
ＣＰＵＩは、インストラクションレジスタ（以下、■レ
ジスタという。）５とモード記憶フリップ・フロップ（
以下、ＦＦという。）６と切換えゲート回路７，８とプ
リデコーダ９，１０とＰ Ｌ Ａ （Ｐｒｏｇｒａｍ＋
Ｉａｂｌｅ Ｌｏｇｉｃ＾ｒｒａｙ） １１と出力ゲー
ト回路１２，１２．・・・とＡＬＵ１３と実行制御部１
４とを備え、これら他に当然のことながら命令取出し制
御系統、書込み制御系統等を備えるのは勿論のことであ
る。
ジスタという。）５とモード記憶フリップ・フロップ（
以下、ＦＦという。）６と切換えゲート回路７，８とプ
リデコーダ９，１０とＰ Ｌ Ａ （Ｐｒｏｇｒａｍ＋
Ｉａｂｌｅ Ｌｏｇｉｃ＾ｒｒａｙ） １１と出力ゲー
ト回路１２，１２．・・・とＡＬＵ１３と実行制御部１
４とを備え、これら他に当然のことながら命令取出し制
御系統、書込み制御系統等を備えるのは勿論のことであ
る。
ＣＰＵＩはその命令取出し制御系統によってＲＯＭ２に
アドレス指定して命令を一つ読出す。
アドレス指定して命令を一つ読出す。
この命令はＩレジスタ５に保持される。
モード記憶ＦＦ６は、セット状態にあっては出力端子Ｑ
からＨ°を出力し、リセット状態にあっては同出力端子
Ｑ′から“Ｌｏを出力するもので、イニシャライズ信号
および割込みリターン信号のいずれかによりセットされ
、割込みエントリ信号によりリセットされるようになっ
ている。割込みエントリ信号は通常モードから特殊モー
ドへのモード変更時に発生されるものであり、割込みリ
ターン信号は特殊モードから通常モードへのモード変更
時に発生されるもので、これによりモード記憶ＦＦ６は
割込みエンド１バエ号を受けてから割込みリターン信号
を受けるまで特殊モードの記憶状態となり、それ以外の
ときは通常モードの記憶状態となる。
からＨ°を出力し、リセット状態にあっては同出力端子
Ｑ′から“Ｌｏを出力するもので、イニシャライズ信号
および割込みリターン信号のいずれかによりセットされ
、割込みエントリ信号によりリセットされるようになっ
ている。割込みエントリ信号は通常モードから特殊モー
ドへのモード変更時に発生されるものであり、割込みリ
ターン信号は特殊モードから通常モードへのモード変更
時に発生されるもので、これによりモード記憶ＦＦ６は
割込みエンド１バエ号を受けてから割込みリターン信号
を受けるまで特殊モードの記憶状態となり、それ以外の
ときは通常モードの記憶状態となる。
ゲート回路７はノアゲートからなり、Ｉレジスタ５から
のビットｂ７のレベル及びモード記憶ＦＦ６の出力Ｑの
レベルのうち少なくとも一方が“Ｈ” （ハイレベル
）のとき“Ｌ” （ローレベル）を出力し、両者とも
に“Ｌ”のときのみ“Ｈ“を出力する。
のビットｂ７のレベル及びモード記憶ＦＦ６の出力Ｑの
レベルのうち少なくとも一方が“Ｈ” （ハイレベル
）のとき“Ｌ” （ローレベル）を出力し、両者とも
に“Ｌ”のときのみ“Ｈ“を出力する。
ゲート回路８はオアゲートからなり、■レジスタ５から
のビットｂ７のレベル及びモード記憶ＦＦ６の出力Ｑの
レベルが共に“Ｌｏのときのみ“Ｌｏを出力し、両者の
うち少なくとも一方が“Ｈｏのとき“Ｈｏを出力する。
のビットｂ７のレベル及びモード記憶ＦＦ６の出力Ｑの
レベルが共に“Ｌｏのときのみ“Ｌｏを出力し、両者の
うち少なくとも一方が“Ｈｏのとき“Ｈｏを出力する。
プリデコーダ９，１０は夏レジスタ５からの命令につい
てグルーピングを行うようになっているものである。こ
れらのうちプリデコーダ９は、ゲート回路７からの“Ｌ
″出力より活性化され、共通命令群１ｃ及び通常命令群
Ｉｎの命令を取り扱うものとされ、他方のプリデコーダ
１０はゲート回路８からの“Ｌ″出力より活性化されて
、特殊命令群Ｉｓの命令を取扱うものとされる。
てグルーピングを行うようになっているものである。こ
れらのうちプリデコーダ９は、ゲート回路７からの“Ｌ
″出力より活性化され、共通命令群１ｃ及び通常命令群
Ｉｎの命令を取り扱うものとされ、他方のプリデコーダ
１０はゲート回路８からの“Ｌ″出力より活性化されて
、特殊命令群Ｉｓの命令を取扱うものとされる。
ＰＬＡＩＩはプリデコーダ９．１０の出力について論理
積和を行うもので、その出力はゲート回路１３． １３
．−・・を介してＡ Ｌ Ｕ （Ａｒｌｔｔｖ＋ｃｔｉ
ｃａｎｄ Ｌｏｇｉｃ Ｕｎｉｔ） ヘのコントロール
信号等の最終制御信号とされる。このＰＬＡＩＩは２つ
の論理回路部１１Ｎ、１１５を含み、論理回路部１１Ｎ
にはプリデコーダ９の出力が入力され、論理回路部１１
Ｓにはプリデコーダ１０の出力が人力されている。
積和を行うもので、その出力はゲート回路１３． １３
．−・・を介してＡ Ｌ Ｕ （Ａｒｌｔｔｖ＋ｃｔｉ
ｃａｎｄ Ｌｏｇｉｃ Ｕｎｉｔ） ヘのコントロール
信号等の最終制御信号とされる。このＰＬＡＩＩは２つ
の論理回路部１１Ｎ、１１５を含み、論理回路部１１Ｎ
にはプリデコーダ９の出力が入力され、論理回路部１１
Ｓにはプリデコーダ１０の出力が人力されている。
実行制御部１４はＲＯＭ２に記憶されている命令をエレ
ジスタ５に書込むとともに、上記割込みエントリ信号、
割込みリターン信号、イニシャライズ信号を出力する機
能を有する。■レジスタ５への書込みはＲＯＭ２へのア
ドレス指定とルジスタ５への書込みタイミングクロック
の供給とにより行われる。
ジスタ５に書込むとともに、上記割込みエントリ信号、
割込みリターン信号、イニシャライズ信号を出力する機
能を有する。■レジスタ５への書込みはＲＯＭ２へのア
ドレス指定とルジスタ５への書込みタイミングクロック
の供給とにより行われる。
次に動作を説明する。
初期状態にあっては、実行制御部１４によりモード記憶
部６がイニシャライズされて、通常のモードとなってい
る。この通常の動作モードではモード記ｔｌｉＦＦ６の
出力は“Ｈ“の状態にあり、ゲート回路７の出力はビッ
トｂ７の状態に係わらず“Ｌ″を出力し、プリデコーダ
９を活性化する。
部６がイニシャライズされて、通常のモードとなってい
る。この通常の動作モードではモード記ｔｌｉＦＦ６の
出力は“Ｈ“の状態にあり、ゲート回路７の出力はビッ
トｂ７の状態に係わらず“Ｌ″を出力し、プリデコーダ
９を活性化する。
また、この時、ゲート回路８の出力はビットｂ７の状態
に係わらず“Ｈｏを出力し、プリデコーダ１０を不活性
状態にする。
に係わらず“Ｈｏを出力し、プリデコーダ１０を不活性
状態にする。
よって、プリデコーダ９の出力だけがＰＬＡｌｌに与え
られ、このＰＬＡＩＩの出力はプリデコーダ９の出力の
みによって決まることとなり、共通命令群１ｃ及び通常
命令群Ｉｎの命令が実行されることとなる。
られ、このＰＬＡＩＩの出力はプリデコーダ９の出力の
みによって決まることとなり、共通命令群１ｃ及び通常
命令群Ｉｎの命令が実行されることとなる。
ここで、実行制御部１４から割込みエントリ信号が発生
され、この割込みエントリ信号によりモード記憶ＦＦ６
がリセットされると、その自刃が“Ｌ″になる。すると
、ゲート回路７，８の出力は命令ビットｂ７の状態に依
存することとなる。
され、この割込みエントリ信号によりモード記憶ＦＦ６
がリセットされると、その自刃が“Ｌ″になる。すると
、ゲート回路７，８の出力は命令ビットｂ７の状態に依
存することとなる。
よって、ビットｂ７の状態が“Ｌ″の特殊命令のときに
は、ゲート回路７の出力は“Ｈｏになってプリデコーダ
９が不活性とされ、ゲート回路８の出力が“Ｌ″となっ
てプリデコーダ１０が活性化される。
は、ゲート回路７の出力は“Ｈｏになってプリデコーダ
９が不活性とされ、ゲート回路８の出力が“Ｌ″となっ
てプリデコーダ１０が活性化される。
これによりＰＬＡＩＩの出力はプリデコーダ１０の出力
のみによって決まるようになる。
のみによって決まるようになる。
また、ビットｂ７の状態が“Ｈｏの共通命令のときには
、ゲート回路７の出力は“Ｌ″になってプリデコーダ９
が活性化され、ゲート回路８の出力は“Ｈｏになってプ
リデコーダ１０が不活性とされる。
、ゲート回路７の出力は“Ｌ″になってプリデコーダ９
が活性化され、ゲート回路８の出力は“Ｈｏになってプ
リデコーダ１０が不活性とされる。
よって、ＰＬＡＩＩの出力はプリデコーダ９の出力のみ
によって決まることとなる。
によって決まることとなる。
したがって、モード記憶ＦＦ６に特殊モードが記憶され
ているときには、共通命令群１ｃ及び特殊命令群Ｉｓの
命令が実行されることとなる。
ているときには、共通命令群１ｃ及び特殊命令群Ｉｓの
命令が実行されることとなる。
そして、実行制御部１４から割込みリターン信号が発生
されると、モード記憶ＦＦ６がセットされ、その出力が
“Ｈ”となって通常のモードに戻ることとなる。
されると、モード記憶ＦＦ６がセットされ、その出力が
“Ｈ”となって通常のモードに戻ることとなる。
以上説明したように本実施例によれば、−命令を表現す
るビット数を８ビツトのままで大行可能な命令の種類を
拡張する事に成功している。
るビット数を８ビツトのままで大行可能な命令の種類を
拡張する事に成功している。
これにより、ＣＰＵは１回の読出し動作で命令を実行で
きるために、従来と比較して実行速度の低下がない。
きるために、従来と比較して実行速度の低下がない。
また、１ワードを構成するビット数の増大に伴うＲＯＭ
容量の増大問題は生じない。
容量の増大問題は生じない。
第４図はプリデコーダ９，１０とＰＬＡＩＩとの内部構
成例を示すものである。
成例を示すものである。
この図において、プリデコーダ９．１０の出力はオーブ
ンドレインとなっており、互いにワイヤードオアで接続
されている。なお、ここでは図示繁雑化防止のために、
出力は１系統のみ示している。
ンドレインとなっており、互いにワイヤードオアで接続
されている。なお、ここでは図示繁雑化防止のために、
出力は１系統のみ示している。
１１ｎ、ｌｌｎ、・・・は第１図における論理回路部１
１Ｎに相当するものを構成する項（ターム）、１１ｓ、
ＩＩｓ、・・・は同図における論理回路部１１Ｓに相当
するものを構成する項である。一つの項１１ｎと一つの
項１１ｓとが出力ゲート回路１２を通して出力されるも
ので、項１１ｎ。
１Ｎに相当するものを構成する項（ターム）、１１ｓ、
ＩＩｓ、・・・は同図における論理回路部１１Ｓに相当
するものを構成する項である。一つの項１１ｎと一つの
項１１ｓとが出力ゲート回路１２を通して出力されるも
ので、項１１ｎ。
１１ｓは全て、プリデコーダ９，１ｏの出力接続点に接
続されている。ここにおいても、図示繁雑化防止のため
に、プリデコーダ９，１０の出力１系統に対してのもの
のみ示している。
続されている。ここにおいても、図示繁雑化防止のため
に、プリデコーダ９，１０の出力１系統に対してのもの
のみ示している。
以上の構成において、プリデコーダ９がイネーブルとな
れば、プリデコーダ９の出力によって決まる項１１ｎ、
ｌｌｎ、・・・の出力がオアゲート１２から出力され、
プリデコーダ１０がイネーブルとなればプリデコーダ１
０の出力によって決まる項ＩＩｓ、ＩＩｓ、・・・の出
力がオアゲート１２から出力される。
れば、プリデコーダ９の出力によって決まる項１１ｎ、
ｌｌｎ、・・・の出力がオアゲート１２から出力され、
プリデコーダ１０がイネーブルとなればプリデコーダ１
０の出力によって決まる項ＩＩｓ、ＩＩｓ、・・・の出
力がオアゲート１２から出力される。
ワイヤードオアされているオーブンドレインには、よく
知られている如くプリチャージ回路２０が必要である。
知られている如くプリチャージ回路２０が必要である。
このようにプリデコーダ９，１０の出力をオープンドレ
インとして両者をワイヤードオアで接続することにより
、ＰＬＡｌｌにおける同じ出力系統に出力する項り１ｎ
、１．１ｓ同士を並べて配置できるために配線し易くな
り、第１図のように論理回路部１１Ｎ、１．１．５を分
離して設けるよりもチップレイアウト上有利となる。
インとして両者をワイヤードオアで接続することにより
、ＰＬＡｌｌにおける同じ出力系統に出力する項り１ｎ
、１．１ｓ同士を並べて配置できるために配線し易くな
り、第１図のように論理回路部１１Ｎ、１．１．５を分
離して設けるよりもチップレイアウト上有利となる。
また、上記した実施例では動作モードの切換えを割込み
エントリ信号及び割込みリターン信号で行っているが、
本発明はそれに限定されず、例えばサブルーチンコール
信号及びサブルーチンリターン信号で行うことも考えら
れる。
エントリ信号及び割込みリターン信号で行っているが、
本発明はそれに限定されず、例えばサブルーチンコール
信号及びサブルーチンリターン信号で行うことも考えら
れる。
以上説明したように本発明によれば、それぞれ異なる種
類の命令を含む２以上の命令群を持つとともに、各命令
群に対応して動作モードを持ち、動作モードによって実
行する命令群を切換えるようにしているため、−命令を
表現するビット数を増やすことなく実行可能な命令の種
類を拡張することができる。
類の命令を含む２以上の命令群を持つとともに、各命令
群に対応して動作モードを持ち、動作モードによって実
行する命令群を切換えるようにしているため、−命令を
表現するビット数を増やすことなく実行可能な命令の種
類を拡張することができる。
これにより、ＣＰＵは１回の読出し動作で命令を実行で
きるために、命令種類を拡張しても従来と比較して実行
速度の低下がない。
きるために、命令種類を拡張しても従来と比較して実行
速度の低下がない。
また、１ワードを構成するビット数の増大に伴うＲＯＭ
容量の増大問題も生しない。
容量の増大問題も生しない。
【図面の簡単な説明】
第１図は本発明の一実施例に係るマイクロコンピュータ
のブロック図、第２図はそのインストラクションマツプ
図、第３図は１ワードの構成を示す模式図、第４図はプ
リデコーダ及びＰＬＡの内部回路を示す回路図である。 １・・・ＣＰＵ、２・・・ＲＯＭ１３・・・ＲＡＭ、４
・・・データバス、５・・・インストラクションレジス
タ、６・・・モード記憶フリップ・フロップ、７．８・
・・切換えゲート回路、９．１０・・・プリデコーダ、
１１・・・ＰＬＡ、１２・・・出力ゲート回路、１４・
・実行制御部。
のブロック図、第２図はそのインストラクションマツプ
図、第３図は１ワードの構成を示す模式図、第４図はプ
リデコーダ及びＰＬＡの内部回路を示す回路図である。 １・・・ＣＰＵ、２・・・ＲＯＭ１３・・・ＲＡＭ、４
・・・データバス、５・・・インストラクションレジス
タ、６・・・モード記憶フリップ・フロップ、７．８・
・・切換えゲート回路、９．１０・・・プリデコーダ、
１１・・・ＰＬＡ、１２・・・出力ゲート回路、１４・
・実行制御部。
Claims (1)
- 【特許請求の範囲】 １、インストラクションレジスタと、 それぞれ異なる種類の命令を含む２以上の命令群の持つ
全ての命令を解読可能であって前記インストラクション
レジスタの内容を解読する命令解読手段と、 モード切換え信号に応答して前記２以上の命令群各々に
対応する動作モードのうち一の動作モードを記憶するモ
ード記憶手段と、 命令を前記インストラクションレジスタに取込む実行制
御手段と、 を備えているマイクロコンピュータ。 ２、命令解読手段がプログラマブル・ロジック・アレイ
により構築されている請求項１記載のマイクロコンピュ
ータ。 ３、インストラクションレジスタとプログラマブル・ロ
ジック・アレイとの間にプリデコーダが配置されている
請求項２記載のマイクロコンピュータ。 ４、モード切換え信号が割込みエントリ信号及び割込み
リターン信号で構成されている請求項１記載のマイクロ
コンピュータ。 ５、モード切換え信号がサブルーチンコール信号及びサ
ブルーチンリターン信号で構成されている請求項１記載
のマイクロコンピュータ。 ６、２つの命令群を持ち、その一部が両群に共通の命令
からなる共通命令群となっている請求項１記載のマイク
ロコンピュータ。 ７、インストラクションレジスタと、 特定ビットが第１の値とされ第１、第２両動作モードに
共通の共通命令群と前記特定ビットが第２の値とされた
第１動作モード専用命令群とからなる第１命令群の命令
を処理可能に構成され実行許可信号を受けているときの
み動作する第１プリデコーダと、 前記特定ビットが前記第２の値とされた第２動作モード
専用命令群のみからなる第２命令群の命令のみ処理可能
に構成され前記実行許可信号を受けているときのみ動作
する第２プリデコーダと、前記第１プリデコーダの出力
データを解読する第１演算部と、前記第２プリデコーダ
の出力データを解読する第２演算部とを含み、両演算部
の結果を出力するプログラマブルロジックアレイと、モ
ード切換え信号に応答して前記第１動作モード及び第２
動作モードのうちいずれか一方のモードを記憶するモー
ド記憶手段と、 該モード記憶手段の記憶モードが前記第１動作モードで
あるとき及び前記インストラクションレジスタ内の前記
特定ビットが前記第１の値であるときには前記第１プリ
デコーダに前記実行許可信号を与える第１実行許可信号
発生手段と、 前記モード記憶手段の記憶モードが前記第２動作モード
のときであって且つ前記インストラクションレジスタ内
の前記特定ビットが前記第２の値のとき前記第２プリデ
コーダに前記実行許可信号を与える第２実行許可信号発
生手段と、 を備え、前記実行許可信号の供給先が前記特定ビットの
値により切換えられるようになっているマイクロコンピ
ュータ。 ８、第１プリデコーダ及び第２プリデコーダはその出力
が開放形とされて互いにワイヤードオアで接続されてい
る請求項７記載のマイクロコンピュータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2185605A JPH0476626A (ja) | 1990-07-13 | 1990-07-13 | マイクロコンピュータ |
| US07/728,681 US5335331A (en) | 1990-07-13 | 1991-07-12 | Microcomputer using specific instruction bit and mode switch signal for distinguishing and executing different groups of instructions in plural operating modes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2185605A JPH0476626A (ja) | 1990-07-13 | 1990-07-13 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0476626A true JPH0476626A (ja) | 1992-03-11 |
Family
ID=16173727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2185605A Pending JPH0476626A (ja) | 1990-07-13 | 1990-07-13 | マイクロコンピュータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5335331A (ja) |
| JP (1) | JPH0476626A (ja) |
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