JPH0476138B2 - - Google Patents
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- JPH0476138B2 JPH0476138B2 JP60184682A JP18468285A JPH0476138B2 JP H0476138 B2 JPH0476138 B2 JP H0476138B2 JP 60184682 A JP60184682 A JP 60184682A JP 18468285 A JP18468285 A JP 18468285A JP H0476138 B2 JPH0476138 B2 JP H0476138B2
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- Japan
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- 238000000034 method Methods 0.000 claims description 13
- 230000004044 response Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 1
- 230000008014 freezing Effects 0.000 description 1
- 238000007710 freezing Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
〔概要〕
例えば、マイクロプロセツサで制御され、ヒス
トリ機構を備えている装置、例えば、チヤネル装
置において、サービスプロセツサ（SVP）、或い
は、該マイクロプロセツサからの、任意の時点で
アクセスできるモードレジスタ（MR）と、上記
チヤネル装置にエラーが発生した時、該エラーの
事象をエラーコードとして設定する状態レジスタ
（STR）と、上記モードレジスタ（MR）と、状
態レジスタ（STR）とを比較する理論回路を設
けることにより、該サービスプロセツサ
（SVP）、或いは、該マイクロプロセツサからの
選択的なアクセスにより、上記モードレジスタ
（MR）の内容を変更して、該状態レジスタ
（STR）のエラーコードが、上記モードレジスタ
（MR）に設定されているフリーズレベルと同じ
か、又はそれ以上のエラーコードのエラーである
時のみ、上記ヒストリ機構に対する所定のフリー
ズ信号を送出するようにしたものである。
トリ機構を備えている装置、例えば、チヤネル装
置において、サービスプロセツサ（SVP）、或い
は、該マイクロプロセツサからの、任意の時点で
アクセスできるモードレジスタ（MR）と、上記
チヤネル装置にエラーが発生した時、該エラーの
事象をエラーコードとして設定する状態レジスタ
（STR）と、上記モードレジスタ（MR）と、状
態レジスタ（STR）とを比較する理論回路を設
けることにより、該サービスプロセツサ
（SVP）、或いは、該マイクロプロセツサからの
選択的なアクセスにより、上記モードレジスタ
（MR）の内容を変更して、該状態レジスタ
（STR）のエラーコードが、上記モードレジスタ
（MR）に設定されているフリーズレベルと同じ
か、又はそれ以上のエラーコードのエラーである
時のみ、上記ヒストリ機構に対する所定のフリー
ズ信号を送出するようにしたものである。
本発明は、プロセツサで制御され、ヒストリ機
構を備えた制御装置における、ヒストリフリーズ
制御方法に関する。
構を備えた制御装置における、ヒストリフリーズ
制御方法に関する。
最近の計算機システムの大型化に伴つて、該計
算機システム内で発生する障害の種類が増加して
おり、該障害の種類と障害のレベルが多くなる動
向にある。
算機システム内で発生する障害の種類が増加して
おり、該障害の種類と障害のレベルが多くなる動
向にある。
一般に、計算機システムにおいては、クロツク
レベルで、該計算機システム内の特定のフリツプ
フロツプ（FF）等の状態の変化をヒストリデー
タとして、ヒストリメモリに記憶しておき、障害
が発生した時、該ヒストリデータをフリーズし
て、外部の、例えば、サービスプロセツサ
（SVP）に取り出し、解析することによつて、該
障害の原因を追跡することが行われている。
レベルで、該計算機システム内の特定のフリツプ
フロツプ（FF）等の状態の変化をヒストリデー
タとして、ヒストリメモリに記憶しておき、障害
が発生した時、該ヒストリデータをフリーズし
て、外部の、例えば、サービスプロセツサ
（SVP）に取り出し、解析することによつて、該
障害の原因を追跡することが行われている。
このフリーズ信号を生成するのに、例えば、特
定の障害に対してのみフリーズ信号を発生させる
ような方式においては、それよりレベルの高い障
害が発生した時には、該障害が無視されてしまう
問題がある。
定の障害に対してのみフリーズ信号を発生させる
ような方式においては、それよりレベルの高い障
害が発生した時には、該障害が無視されてしまう
問題がある。
又、該フリーズ信号の生成をソフトウエアによ
つて極めて細かく行う方法もあるが、メモリ量の
増大と該処理に時間がかかり、実現的でないと云
う問題がある。
つて極めて細かく行う方法もあるが、メモリ量の
増大と該処理に時間がかかり、実現的でないと云
う問題がある。
特に、前述のように障害の種類とレベルが多く
なるにつれて、上記のようなフリーズ方法では障
害探索に支障が出てくる為、最近の計算機システ
ムの大型化にも充分対処できるヒストリフリーズ
制御方法が待たれるようになつてきた。
なるにつれて、上記のようなフリーズ方法では障
害探索に支障が出てくる為、最近の計算機システ
ムの大型化にも充分対処できるヒストリフリーズ
制御方法が待たれるようになつてきた。
第２図は従来のヒストリフリーズ制御方法を説
明する図であつて、エラー０〜ｎはエラー信号を
示しており、通常はサービスプロセツサ（SVP）
１から、当該制御装置、例えば、チヤネル装置を
初期化する時等において、フリーズ制御レジスタ
（OPSR）１１に、予め、ヒストリデータをフリ
ーズしたいエラー原因を指定しておき、ハードウ
エアが検出したエラーが、上記サービスプロセツ
サ（SVP）１が期待するエラーであると、理論
回路５′において、フリーズ信号８を発生してい
た。
明する図であつて、エラー０〜ｎはエラー信号を
示しており、通常はサービスプロセツサ（SVP）
１から、当該制御装置、例えば、チヤネル装置を
初期化する時等において、フリーズ制御レジスタ
（OPSR）１１に、予め、ヒストリデータをフリ
ーズしたいエラー原因を指定しておき、ハードウ
エアが検出したエラーが、上記サービスプロセツ
サ（SVP）１が期待するエラーであると、理論
回路５′において、フリーズ信号８を発生してい
た。
又、例えば、マイクロプロセツサ２が実行する
マイクロプログラムは、例えば、エラー処理にお
いて、任意のエラー信号を図示の如く疑似的に操
作することができ、それを元にフリーズ信号８を
発生させていた。
マイクロプログラムは、例えば、エラー処理にお
いて、任意のエラー信号を図示の如く疑似的に操
作することができ、それを元にフリーズ信号８を
発生させていた。
従つて、従来方式においては、ハードウエア的
にフリーズ信号８を発生させる場合、予め、サー
ビスプロセツサ（SVP）１がフリーズ制御レジ
スタ（OPSR）１１に設定しておいた目的エラー
以外のエラーに対しては、該エラーが重要なエラ
ーであつてもフリーズの対象とすることができな
い問題があつた。
にフリーズ信号８を発生させる場合、予め、サー
ビスプロセツサ（SVP）１がフリーズ制御レジ
スタ（OPSR）１１に設定しておいた目的エラー
以外のエラーに対しては、該エラーが重要なエラ
ーであつてもフリーズの対象とすることができな
い問題があつた。
又、障害処理の為のマイクロプログラムで擬似
障害を発生させて、フリーズ信号８を発生させる
方式の場合には、その時々において、ハードウエ
アが該障害を検出しているかどうかを調べ、該マ
イクロプログラムが認識したエラーより重要な障
害を既にハードウエアが検出している場合には、
上記擬似障害信号によるフリーズ信号８の生成を
抑止する必要があり、該フリーズ処理に時間がか
かると云う問題と、サービスプロセツサ（SVP）
１が指定している障害以外に対しては、フリーズ
信号８を出し得ないと云う問題があつた。
障害を発生させて、フリーズ信号８を発生させる
方式の場合には、その時々において、ハードウエ
アが該障害を検出しているかどうかを調べ、該マ
イクロプログラムが認識したエラーより重要な障
害を既にハードウエアが検出している場合には、
上記擬似障害信号によるフリーズ信号８の生成を
抑止する必要があり、該フリーズ処理に時間がか
かると云う問題と、サービスプロセツサ（SVP）
１が指定している障害以外に対しては、フリーズ
信号８を出し得ないと云う問題があつた。
本発明は上記従来の欠点に鑑み、サービスプロ
セツサ（SVP）、或いは、マイクロプロセツサか
らの指示で、モードレジスタ（MR）の内容を動
的に変更することにより、フリーズ信号の発生
を、選択的に、且つ、効率的に行い、ヒストリの
可用性を高める方法を提供することを目的とする
ものである。
セツサ（SVP）、或いは、マイクロプロセツサか
らの指示で、モードレジスタ（MR）の内容を動
的に変更することにより、フリーズ信号の発生
を、選択的に、且つ、効率的に行い、ヒストリの
可用性を高める方法を提供することを目的とする
ものである。
第１図は本発明の一実施例をブロツク図で示し
た図である。
た図である。
本発明においては、エラーをクラス別にコード
化しておき、各エラー処理ルーチンにおいて、マ
イクロプロセツサ２が、状態レジスタ（STR）
４に、上記定義されたエラーコードを書き込み、
該状態レジスタ（STR）４に書き込まれたエラ
ーコードと、前以てサービスプロセツサ（SVP）
１、又は該マイクロプロセツサ２によつて、前以
て、モードレジスタ（MR）３のフリーズレベル
有効ビツト７と共に、フリーズレベルフイールド
６に書き込まれているフリーズレベル（エラーコ
ード対応）とを理論回路５において比較し、上記
状態レジスタ（STR）４のエラーコードが、フ
リーズレベルフイールド６に書き込まれているフ
イールドレベルと同じか、又は高いレベルの時の
み、フリーズ信号８を送出するように構成する。
化しておき、各エラー処理ルーチンにおいて、マ
イクロプロセツサ２が、状態レジスタ（STR）
４に、上記定義されたエラーコードを書き込み、
該状態レジスタ（STR）４に書き込まれたエラ
ーコードと、前以てサービスプロセツサ（SVP）
１、又は該マイクロプロセツサ２によつて、前以
て、モードレジスタ（MR）３のフリーズレベル
有効ビツト７と共に、フリーズレベルフイールド
６に書き込まれているフリーズレベル（エラーコ
ード対応）とを理論回路５において比較し、上記
状態レジスタ（STR）４のエラーコードが、フ
リーズレベルフイールド６に書き込まれているフ
イールドレベルと同じか、又は高いレベルの時の
み、フリーズ信号８を送出するように構成する。
即ち、本発明によれば、例えば、マイクロプロ
セツサで制御され、ヒストリ機構を備えている装
置、例えば、チヤネル装置において、サービスプ
ロセツサ（SVP）、或いは、該マイクロプロセツ
サからの、任意の時点でアクセスできるモードレ
ジスタ（MR）と、上記チヤネル装置にエラーが
発生した時、該エラーの事象をエラーコードとし
て設定する状態レジスタ（STR）と、上記モー
ドレジスタ（MR）と、状態レジスタ（STR）と
を比較する理論回路を設けることにより、該サー
ビスプロセツサ（SVP）、或いは、該マイクロプ
ロセツサからの選択的なアクセスにより、上記モ
ードレジスタ（MR）の内容を変更して、該状態
レジスタ（STR）のエラーコードが、上記モー
ドレジスタ（MR）に設定されているフリーズレ
ベルと同じか、又はそれ以上のエラーコードのエ
ラーである時のみ、上記ヒストリ機構に対する所
定のフリーズ信号を送出するようにしたものであ
るので、ハードウエアによるエラー認識機構の物
量を軽減させると共に、該サービスプロセツサ
（SVP）、或いは、マイクロプロセツサからの指
示で、モードレジスタ（MR）の内容を動的に変
更することにより、ヒストリメモリに対するフリ
ーズ信号の発生を、選択的に、且つ、効率的に発
生でき、該ヒストリの可用性を高める効果があ
る。
セツサで制御され、ヒストリ機構を備えている装
置、例えば、チヤネル装置において、サービスプ
ロセツサ（SVP）、或いは、該マイクロプロセツ
サからの、任意の時点でアクセスできるモードレ
ジスタ（MR）と、上記チヤネル装置にエラーが
発生した時、該エラーの事象をエラーコードとし
て設定する状態レジスタ（STR）と、上記モー
ドレジスタ（MR）と、状態レジスタ（STR）と
を比較する理論回路を設けることにより、該サー
ビスプロセツサ（SVP）、或いは、該マイクロプ
ロセツサからの選択的なアクセスにより、上記モ
ードレジスタ（MR）の内容を変更して、該状態
レジスタ（STR）のエラーコードが、上記モー
ドレジスタ（MR）に設定されているフリーズレ
ベルと同じか、又はそれ以上のエラーコードのエ
ラーである時のみ、上記ヒストリ機構に対する所
定のフリーズ信号を送出するようにしたものであ
るので、ハードウエアによるエラー認識機構の物
量を軽減させると共に、該サービスプロセツサ
（SVP）、或いは、マイクロプロセツサからの指
示で、モードレジスタ（MR）の内容を動的に変
更することにより、ヒストリメモリに対するフリ
ーズ信号の発生を、選択的に、且つ、効率的に発
生でき、該ヒストリの可用性を高める効果があ
る。
以下本発明の実施例を図面によつて詳述する。
第１図は本発明の一実施例をブロツク図で示した
ものであり、第２図と同じ符号は同じ対象物をし
めしており、モードレジスタ（MR）３、及び理
論回路５が本発明を実施するのに必要な機能ブロ
ツクである。
第１図は本発明の一実施例をブロツク図で示した
ものであり、第２図と同じ符号は同じ対象物をし
めしており、モードレジスタ（MR）３、及び理
論回路５が本発明を実施するのに必要な機能ブロ
ツクである。
先ず、本発明を実施している制御装置、例え
ば、チヤネル装置のマイクロプログラムには、各
エラー処理ルーチンにおいて、エラーのクラス別
にコード化されたエラーコードを、状態レジスタ
（STR）３に書き込むことができる命令が含まれ
ていて、該制御装置にエラーが発生する毎に、該
エラーに対するエラーコードを状態レジスタ
（STR）３に設定することができる。
ば、チヤネル装置のマイクロプログラムには、各
エラー処理ルーチンにおいて、エラーのクラス別
にコード化されたエラーコードを、状態レジスタ
（STR）３に書き込むことができる命令が含まれ
ていて、該制御装置にエラーが発生する毎に、該
エラーに対するエラーコードを状態レジスタ
（STR）３に設定することができる。
モードレジスタ（MR）３には、例えば、障害
解析の時点で、その障害解析の内容に応じて、サ
ービスプロセツサ（SVP）１、又はマイクロプ
ロセツサ（或いは、プロセツサ、以下略）２によ
り、モードレジスタ（MR）３のフリーズレベル
フイールド６に、フリーズレベルがエラーコード
の形で、フリーズレベル有効ビツト７に対する有
効ビツトと共に設定される。
解析の時点で、その障害解析の内容に応じて、サ
ービスプロセツサ（SVP）１、又はマイクロプ
ロセツサ（或いは、プロセツサ、以下略）２によ
り、モードレジスタ（MR）３のフリーズレベル
フイールド６に、フリーズレベルがエラーコード
の形で、フリーズレベル有効ビツト７に対する有
効ビツトと共に設定される。
チヤネル装置のマイクロプロセツサ２がチヤネ
ル処理中にエラーが発生し、上記エラー処理ルー
チンを実行すると、マイクロプロセツサ２は該マ
イクロプログラムの指示により、サービスプロセ
ツサ（SVP）１に該エラー情報を送出すると共
に、上記状態レジスタ（STR）４にエラーコー
ドを書き込む。
ル処理中にエラーが発生し、上記エラー処理ルー
チンを実行すると、マイクロプロセツサ２は該マ
イクロプログラムの指示により、サービスプロセ
ツサ（SVP）１に該エラー情報を送出すると共
に、上記状態レジスタ（STR）４にエラーコー
ドを書き込む。
サービスプロセツサ（SVP）１は、該エラー
の発生状況に基づいて、適宜モードレジスタ
（MR）３に前述のフリーズレベルを設定し、フ
リーズレベル有効ビツトを‘オン’とする。
の発生状況に基づいて、適宜モードレジスタ
（MR）３に前述のフリーズレベルを設定し、フ
リーズレベル有効ビツトを‘オン’とする。
従つて、マイクロプロセツサ２が上記状態レジ
スタ（STR）４にエラーコードを書き込んだ時、
モードレジスタ（MR）３の上記フリーズレベル
有効ビツト７がセツトされていると、理論回路５
が起動され、状態レジスタ（STR）３のエラー
コードと、モードレジスタ（MR）３のフリーズ
レベルフイールド６の内容（フリーズレベル：エ
ラーコード形式）とを比較し、状態レジスタ
（STR）３のエラーコードがフリーズレベルと同
等か、又は高い時には、フリーズ信号８を発生
し、ヒストリメモリの内容をその時点で保存する
ように機能する。
スタ（STR）４にエラーコードを書き込んだ時、
モードレジスタ（MR）３の上記フリーズレベル
有効ビツト７がセツトされていると、理論回路５
が起動され、状態レジスタ（STR）３のエラー
コードと、モードレジスタ（MR）３のフリーズ
レベルフイールド６の内容（フリーズレベル：エ
ラーコード形式）とを比較し、状態レジスタ
（STR）３のエラーコードがフリーズレベルと同
等か、又は高い時には、フリーズ信号８を発生
し、ヒストリメモリの内容をその時点で保存する
ように機能する。
この処理により、レベルの低いエラーによるフ
リーズは抑止され、目的とするレベル以上のエラ
ーに対してのみヒストリがとられる為、エラー原
因の調査が効率よくできると云う特徴が得られ
る。
リーズは抑止され、目的とするレベル以上のエラ
ーに対してのみヒストリがとられる為、エラー原
因の調査が効率よくできると云う特徴が得られ
る。
以上、詳細に説明したように、本発明のヒスト
リフリーズ制御法は、例えば、マイクロプロセツ
サで制御され、ヒストリ機構を備えている装置、
例えば、チヤネル装置において、サービスプロセ
ツサ（SVP）、或いは、該マイクロプロセツサか
らの、任意の時点でアクセスできるモードレジス
タ（MR）と、上記チヤネル装置にエラーが発生
した時、該エラーの事象をエラーコードとして設
定する状態レジスタ（STR）と、上記モードレ
ジスタ（MR）と、状態レジスタ（STR）とを比
較する論理回路を設けることにより、該サービス
プロセツサ（SVP）、或いは、該マイクロプロセ
ツサからの選択的なアクセスにより、上記モード
レジスタ（MR）の内容を変更して、該状態レジ
スタ（STR）のエラーコードが、上記レジスタ
（MR）に設定されているフリーズレベルと同じ
か、又はそれ以上のエラーコードのエラーである
時のみ、上記ヒストリ機構に対する所定のフリー
ズ信号を送出するようにしたものであるので、ハ
ードウエアによるエラー認識機構の物量を軽減さ
せると共に、該サービスプロセツサ（SVP）、或
いは、マイクロプロセツサからの指示で、モード
レジスタ（MR）の内容を動的に変更することに
より、ヒストリメモリに対するフリーズ信号の発
生を、選択的に、且つ、効率的に発生でき、該ヒ
ストリの可用性を高める効果がある。
リフリーズ制御法は、例えば、マイクロプロセツ
サで制御され、ヒストリ機構を備えている装置、
例えば、チヤネル装置において、サービスプロセ
ツサ（SVP）、或いは、該マイクロプロセツサか
らの、任意の時点でアクセスできるモードレジス
タ（MR）と、上記チヤネル装置にエラーが発生
した時、該エラーの事象をエラーコードとして設
定する状態レジスタ（STR）と、上記モードレ
ジスタ（MR）と、状態レジスタ（STR）とを比
較する論理回路を設けることにより、該サービス
プロセツサ（SVP）、或いは、該マイクロプロセ
ツサからの選択的なアクセスにより、上記モード
レジスタ（MR）の内容を変更して、該状態レジ
スタ（STR）のエラーコードが、上記レジスタ
（MR）に設定されているフリーズレベルと同じ
か、又はそれ以上のエラーコードのエラーである
時のみ、上記ヒストリ機構に対する所定のフリー
ズ信号を送出するようにしたものであるので、ハ
ードウエアによるエラー認識機構の物量を軽減さ
せると共に、該サービスプロセツサ（SVP）、或
いは、マイクロプロセツサからの指示で、モード
レジスタ（MR）の内容を動的に変更することに
より、ヒストリメモリに対するフリーズ信号の発
生を、選択的に、且つ、効率的に発生でき、該ヒ
ストリの可用性を高める効果がある。
第１図は本発明の一実施例をブロツク図で示し
た図、第２図は従来のヒストリフリーズ方式を説
明する図、である。 図面において、１はサービスプロセツサ
（SVP）、２はマイクロプロセツサ、３はモード
レジスタ（MR）、４は状態レジスタ（STR）、
５，５′は論理回路、６はフリーズレベルフイー
ルド、７はフリーズレベル有効ビツト、８はフリ
ーズ信号、をそれぞれ示す。
た図、第２図は従来のヒストリフリーズ方式を説
明する図、である。 図面において、１はサービスプロセツサ
（SVP）、２はマイクロプロセツサ、３はモード
レジスタ（MR）、４は状態レジスタ（STR）、
５，５′は論理回路、６はフリーズレベルフイー
ルド、７はフリーズレベル有効ビツト、８はフリ
ーズ信号、をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ プロセツサ２で制御され、クロツクレベルで
特定の論理素子のヒストリを記憶する機構を備え
ている制御装置において、 サービスプロセツサ（SVP）１、又は該プロ
セツサ２から、任意の時点でアクセスでき、ヒス
トリのフリーズレベルフイールド６と、フイール
ドレベル有効ビツト７を含むモードレジスタ
（MR）３と、 該プロセツサ２によつて、当該制御装置のエラ
ー状態を、エラーコードとして設定する状態レジ
スタ（STR）４と、 上記２つのレジスタ３，４を比較して、フリー
ズ信号８を発生させる論理回路５とを備え、 該サービスプロセツサ（SVP）、或いは、該プ
ロセツサ２からの選択的なアクセスにより上記モ
ードレジスタ（MR）３の内容を、動的に変更
し、該制御装置でエラーが発生した時、上記モー
ドレジスタ（MR）３のフリーズレベル有効ビツ
ト７が‘オン’であると、上記フリーズレベルフ
イールド６の内容と、状態レジスタ（STR）４
とを比較し、該状態レジスタ（STR）４に設定
されているエラーコードが、上記モードレジスタ
（MR）３に設定されているフリーズレベルと同
じか、又は、該レベル以上のレベルのエラーコー
ドに対するエラーに対してのみ、上記ヒストリ機
構に対する所定のフリーズ信号８を発生するよう
に制御することを特徴とするヒストリフリーズ制
御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184682A JPS6244849A (ja) | 1985-08-22 | 1985-08-22 | ヒストリフリーズ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184682A JPS6244849A (ja) | 1985-08-22 | 1985-08-22 | ヒストリフリーズ制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6244849A JPS6244849A (ja) | 1987-02-26 |
| JPH0476138B2 true JPH0476138B2 (ja) | 1992-12-02 |
Family
ID=16157523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60184682A Granted JPS6244849A (ja) | 1985-08-22 | 1985-08-22 | ヒストリフリーズ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6244849A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0645985B2 (ja) * | 1987-05-08 | 1994-06-15 | 株式会社ユ−シン | 車輌用錠のリモ−トコントロ−ル装置 |
| JPH06110739A (ja) * | 1992-09-25 | 1994-04-22 | Nitto Kohki Co Ltd | コンピュータシステム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51146143A (en) * | 1975-06-11 | 1976-12-15 | Hitachi Ltd | Wedging process mode when logic device generates error action |
| JPS59189456A (ja) * | 1983-04-13 | 1984-10-27 | Fujitsu Ltd | エラ−コ−ド表示方式 |
-
1985
- 1985-08-22 JP JP60184682A patent/JPS6244849A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51146143A (en) * | 1975-06-11 | 1976-12-15 | Hitachi Ltd | Wedging process mode when logic device generates error action |
| JPS59189456A (ja) * | 1983-04-13 | 1984-10-27 | Fujitsu Ltd | エラ−コ−ド表示方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6244849A (ja) | 1987-02-26 |
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