JPH0476138B2 - - Google Patents
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- JPH0476138B2 JPH0476138B2 JP60184682A JP18468285A JPH0476138B2 JP H0476138 B2 JPH0476138 B2 JP H0476138B2 JP 60184682 A JP60184682 A JP 60184682A JP 18468285 A JP18468285 A JP 18468285A JP H0476138 B2 JPH0476138 B2 JP H0476138B2
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Description
【発明の詳細な説明】
〔概要〕
例えば、マイクロプロセツサで制御され、ヒス
トリ機構を備えている装置、例えば、チヤネル装
置において、サービスプロセツサ（SVP）、或い
は、該マイクロプロセツサからの、任意の時点で
アクセスできるモードレジスタ（MR）と、上記
チヤネル装置にエラーが発生した時、該エラーの
事象をエラーコードとして設定する状態レジスタ
（STR）と、上記モードレジスタ（MR）と、状
態レジスタ（STR）とを比較する理論回路を設
けることにより、該サービスプロセツサ
（SVP）、或いは、該マイクロプロセツサからの
選択的なアクセスにより、上記モードレジスタ
（MR）の内容を変更して、該状態レジスタ
（STR）のエラーコードが、上記モードレジスタ
（MR）に設定されているフリーズレベルと同じ
か、又はそれ以上のエラーコードのエラーである
時のみ、上記ヒストリ機構に対する所定のフリー
ズ信号を送出するようにしたものである。Detailed Description of the Invention [Summary] For example, in a device controlled by a microprocessor and equipped with a history mechanism, such as a channel device, a service processor (SVP) or an arbitrary a mode register (MR) that can be accessed at the time of , a status register (STR) that sets the error event as an error code when an error occurs in the channel device; By providing a theoretical circuit that compares the mode register (MR) with the service processor (STR), the contents of the mode register (MR) can be changed by selective access from the service processor (SVP) or the microprocessor. A predetermined freeze signal is sent to the history mechanism only when the error code in the register (STR) is the same as or higher than the freeze level set in the mode register (MR). This is how it was done.
本発明は、プロセツサで制御され、ヒストリ機
構を備えた制御装置における、ヒストリフリーズ
制御方法に関する。
The present invention relates to a history freeze control method in a control device controlled by a processor and equipped with a history mechanism.
最近の計算機システムの大型化に伴つて、該計
算機システム内で発生する障害の種類が増加して
おり、該障害の種類と障害のレベルが多くなる動
向にある。 With the recent increase in the size of computer systems, the types of failures that occur within the computer systems are increasing, and there is a trend that the types of failures and the levels of failures are increasing.
一般に、計算機システムにおいては、クロツク
レベルで、該計算機システム内の特定のフリツプ
フロツプ（FF）等の状態の変化をヒストリデー
タとして、ヒストリメモリに記憶しておき、障害
が発生した時、該ヒストリデータをフリーズし
て、外部の、例えば、サービスプロセツサ
（SVP）に取り出し、解析することによつて、該
障害の原因を追跡することが行われている。 Generally, in a computer system, changes in the state of a specific flip-flop (FF), etc. in the computer system are stored as history data in the history memory at the clock level, and when a failure occurs, the history data is frozen. The cause of the failure is traced by extracting it to an external service processor (SVP) and analyzing it.
このフリーズ信号を生成するのに、例えば、特
定の障害に対してのみフリーズ信号を発生させる
ような方式においては、それよりレベルの高い障
害が発生した時には、該障害が無視されてしまう
問題がある。 To generate this freeze signal, for example, in a method that generates a freeze signal only in response to a specific fault, there is a problem that when a higher level fault occurs, the fault is ignored. .
又、該フリーズ信号の生成をソフトウエアによ
つて極めて細かく行う方法もあるが、メモリ量の
増大と該処理に時間がかかり、実現的でないと云
う問題がある。 There is also a method in which the freeze signal is generated very precisely using software, but there are problems in that the amount of memory increases and the processing takes time, making it impractical.
特に、前述のように障害の種類とレベルが多く
なるにつれて、上記のようなフリーズ方法では障
害探索に支障が出てくる為、最近の計算機システ
ムの大型化にも充分対処できるヒストリフリーズ
制御方法が待たれるようになつてきた。 In particular, as the types and levels of failures increase as mentioned above, the freeze method described above becomes difficult to search for, so there is no history freeze control method that can adequately cope with the recent increase in the size of computer systems. I've started to have to wait.
第２図は従来のヒストリフリーズ制御方法を説
明する図であつて、エラー０〜ｎはエラー信号を
示しており、通常はサービスプロセツサ（SVP）
１から、当該制御装置、例えば、チヤネル装置を
初期化する時等において、フリーズ制御レジスタ
（OPSR）１１に、予め、ヒストリデータをフリ
ーズしたいエラー原因を指定しておき、ハードウ
エアが検出したエラーが、上記サービスプロセツ
サ（SVP）１が期待するエラーであると、理論
回路５′において、フリーズ信号８を発生してい
た。
Fig. 2 is a diagram explaining the conventional history freeze control method, and errors 0 to n indicate error signals, which are normally executed by the service processor (SVP).
1, when initializing the control device, for example, a channel device, specify the cause of the error for which you want to freeze the history data in the freeze control register (OPSR) 11 in advance, and when the error detected by the hardware is detected. If the error was expected by the service processor (SVP) 1, a freeze signal 8 would be generated in the theoretical circuit 5'.
又、例えば、マイクロプロセツサ２が実行する
マイクロプログラムは、例えば、エラー処理にお
いて、任意のエラー信号を図示の如く疑似的に操
作することができ、それを元にフリーズ信号８を
発生させていた。 Further, for example, in error processing, the microprogram executed by the microprocessor 2 can pseudo-manipulate any error signal as shown in the figure, and generate the freeze signal 8 based on this. .
従つて、従来方式においては、ハードウエア的
にフリーズ信号８を発生させる場合、予め、サー
ビスプロセツサ（SVP）１がフリーズ制御レジ
スタ（OPSR）１１に設定しておいた目的エラー
以外のエラーに対しては、該エラーが重要なエラ
ーであつてもフリーズの対象とすることができな
い問題があつた。
Therefore, in the conventional method, when the freeze signal 8 is generated by hardware, the service processor (SVP) 1 is configured to respond to errors other than the purpose error set in the freeze control register (OPSR) 11 in advance. However, there was a problem in that even if the error was an important error, it could not be frozen.
又、障害処理の為のマイクロプログラムで擬似
障害を発生させて、フリーズ信号８を発生させる
方式の場合には、その時々において、ハードウエ
アが該障害を検出しているかどうかを調べ、該マ
イクロプログラムが認識したエラーより重要な障
害を既にハードウエアが検出している場合には、
上記擬似障害信号によるフリーズ信号８の生成を
抑止する必要があり、該フリーズ処理に時間がか
かると云う問題と、サービスプロセツサ（SVP）
１が指定している障害以外に対しては、フリーズ
信号８を出し得ないと云う問題があつた。 In addition, in the case of a method in which a pseudo failure is generated in a microprogram for failure processing and a freeze signal 8 is generated, it is checked from time to time whether the hardware has detected the failure, and the microprogram is If the hardware has already detected a fault that is more important than the error recognized by
It is necessary to suppress the generation of the freeze signal 8 due to the above-mentioned pseudo failure signal, and the problem is that it takes time to process the freeze, and the service processor (SVP)
There was a problem in that the freeze signal 8 could not be issued for failures other than those specified by 1.
本発明は上記従来の欠点に鑑み、サービスプロ
セツサ（SVP）、或いは、マイクロプロセツサか
らの指示で、モードレジスタ（MR）の内容を動
的に変更することにより、フリーズ信号の発生
を、選択的に、且つ、効率的に行い、ヒストリの
可用性を高める方法を提供することを目的とする
ものである。 In view of the above-mentioned conventional drawbacks, the present invention enables selection of freeze signal generation by dynamically changing the contents of the mode register (MR) based on instructions from the service processor (SVP) or microprocessor. The purpose of the present invention is to provide a method for efficiently and efficiently increasing the availability of history.
第１図は本発明の一実施例をブロツク図で示し
た図である。
FIG. 1 is a block diagram showing one embodiment of the present invention.
本発明においては、エラーをクラス別にコード
化しておき、各エラー処理ルーチンにおいて、マ
イクロプロセツサ２が、状態レジスタ（STR）
４に、上記定義されたエラーコードを書き込み、
該状態レジスタ（STR）４に書き込まれたエラ
ーコードと、前以てサービスプロセツサ（SVP）
１、又は該マイクロプロセツサ２によつて、前以
て、モードレジスタ（MR）３のフリーズレベル
有効ビツト７と共に、フリーズレベルフイールド
６に書き込まれているフリーズレベル（エラーコ
ード対応）とを理論回路５において比較し、上記
状態レジスタ（STR）４のエラーコードが、フ
リーズレベルフイールド６に書き込まれているフ
イールドレベルと同じか、又は高いレベルの時の
み、フリーズ信号８を送出するように構成する。 In the present invention, errors are coded by class, and in each error handling routine, the microprocessor 2 writes the status register (STR).
4, write the error code defined above,
The error code written in the status register (STR) 4 and the service processor (SVP)
1, or the freeze level (corresponding to the error code) previously written in the freeze level field 6 together with the freeze level valid bit 7 of the mode register (MR) 3 by the microprocessor 2. 5, the freeze signal 8 is sent out only when the error code in the status register (STR) 4 is the same as or higher than the field level written in the freeze level field 6.
即ち、本発明によれば、例えば、マイクロプロ
セツサで制御され、ヒストリ機構を備えている装
置、例えば、チヤネル装置において、サービスプ
ロセツサ（SVP）、或いは、該マイクロプロセツ
サからの、任意の時点でアクセスできるモードレ
ジスタ（MR）と、上記チヤネル装置にエラーが
発生した時、該エラーの事象をエラーコードとし
て設定する状態レジスタ（STR）と、上記モー
ドレジスタ（MR）と、状態レジスタ（STR）と
を比較する理論回路を設けることにより、該サー
ビスプロセツサ（SVP）、或いは、該マイクロプ
ロセツサからの選択的なアクセスにより、上記モ
ードレジスタ（MR）の内容を変更して、該状態
レジスタ（STR）のエラーコードが、上記モー
ドレジスタ（MR）に設定されているフリーズレ
ベルと同じか、又はそれ以上のエラーコードのエ
ラーである時のみ、上記ヒストリ機構に対する所
定のフリーズ信号を送出するようにしたものであ
るので、ハードウエアによるエラー認識機構の物
量を軽減させると共に、該サービスプロセツサ
（SVP）、或いは、マイクロプロセツサからの指
示で、モードレジスタ（MR）の内容を動的に変
更することにより、ヒストリメモリに対するフリ
ーズ信号の発生を、選択的に、且つ、効率的に発
生でき、該ヒストリの可用性を高める効果があ
る。
That is, according to the present invention, for example, in a device controlled by a microprocessor and equipped with a history mechanism, such as a channel device, a service processor (SVP) or a service processor (SVP) at an arbitrary point in time from the microprocessor can be used. a mode register (MR) that can be accessed by , a status register (STR) that sets the error event as an error code when an error occurs in the channel device, the mode register (MR), and the status register (STR). By providing a theoretical circuit that compares the mode register (MR) with selective access from the service processor (SVP) or the microprocessor, the contents of the mode register (MR) can be changed and the status register (MR) can be changed. A predetermined freeze signal is sent to the history mechanism only when the error code of STR) is the same as or higher than the freeze level set in the mode register (MR). Therefore, the amount of hardware error recognition mechanism can be reduced, and the contents of the mode register (MR) can be dynamically changed based on instructions from the service processor (SVP) or microprocessor. As a result, a freeze signal can be selectively and efficiently generated for the history memory, which has the effect of increasing the availability of the history.
以下本発明の実施例を図面によつて詳述する。
第１図は本発明の一実施例をブロツク図で示した
ものであり、第２図と同じ符号は同じ対象物をし
めしており、モードレジスタ（MR）３、及び理
論回路５が本発明を実施するのに必要な機能ブロ
ツクである。
Embodiments of the present invention will be described in detail below with reference to the drawings.
FIG. 1 is a block diagram showing an embodiment of the present invention, and the same reference numerals as in FIG. 2 indicate the same objects. These are the functional blocks necessary for implementation.
先ず、本発明を実施している制御装置、例え
ば、チヤネル装置のマイクロプログラムには、各
エラー処理ルーチンにおいて、エラーのクラス別
にコード化されたエラーコードを、状態レジスタ
（STR）３に書き込むことができる命令が含まれ
ていて、該制御装置にエラーが発生する毎に、該
エラーに対するエラーコードを状態レジスタ
（STR）３に設定することができる。 First, the microprogram of a control device implementing the present invention, for example, a channel device, has the ability to write error codes coded for each error class to the status register (STR) 3 in each error handling routine. Each time an error occurs in the control device, an error code for the error can be set in the status register (STR) 3.
モードレジスタ（MR）３には、例えば、障害
解析の時点で、その障害解析の内容に応じて、サ
ービスプロセツサ（SVP）１、又はマイクロプ
ロセツサ（或いは、プロセツサ、以下略）２によ
り、モードレジスタ（MR）３のフリーズレベル
フイールド６に、フリーズレベルがエラーコード
の形で、フリーズレベル有効ビツト７に対する有
効ビツトと共に設定される。 For example, at the time of failure analysis, the mode register (MR) 3 contains a mode that is set by the service processor (SVP) 1 or the microprocessor (or processor, hereinafter omitted) 2, depending on the content of the failure analysis. In the freeze level field 6 of the register (MR) 3, the freeze level is set in the form of an error code together with the valid bit for the freeze level valid bit 7.
チヤネル装置のマイクロプロセツサ２がチヤネ
ル処理中にエラーが発生し、上記エラー処理ルー
チンを実行すると、マイクロプロセツサ２は該マ
イクロプログラムの指示により、サービスプロセ
ツサ（SVP）１に該エラー情報を送出すると共
に、上記状態レジスタ（STR）４にエラーコー
ドを書き込む。 When the microprocessor 2 of the channel device encounters an error during channel processing and executes the above error handling routine, the microprocessor 2 sends the error information to the service processor (SVP) 1 according to the instructions of the microprogram. At the same time, an error code is written in the status register (STR) 4.
サービスプロセツサ（SVP）１は、該エラー
の発生状況に基づいて、適宜モードレジスタ
（MR）３に前述のフリーズレベルを設定し、フ
リーズレベル有効ビツトを‘オン’とする。 The service processor (SVP) 1 sets the above-mentioned freeze level in the mode register (MR) 3 as appropriate based on the error occurrence situation, and turns the freeze level valid bit to 'on'.
従つて、マイクロプロセツサ２が上記状態レジ
スタ（STR）４にエラーコードを書き込んだ時、
モードレジスタ（MR）３の上記フリーズレベル
有効ビツト７がセツトされていると、理論回路５
が起動され、状態レジスタ（STR）３のエラー
コードと、モードレジスタ（MR）３のフリーズ
レベルフイールド６の内容（フリーズレベル：エ
ラーコード形式）とを比較し、状態レジスタ
（STR）３のエラーコードがフリーズレベルと同
等か、又は高い時には、フリーズ信号８を発生
し、ヒストリメモリの内容をその時点で保存する
ように機能する。 Therefore, when the microprocessor 2 writes an error code to the status register (STR) 4,
When the freeze level valid bit 7 of the mode register (MR) 3 is set, the theoretical circuit 5
is activated, compares the error code in status register (STR) 3 and the contents of freeze level field 6 in mode register (MR) 3 (freeze level: error code format), and calculates the error code in status register (STR) 3. is equal to or higher than the freeze level, it functions to generate a freeze signal 8 and save the contents of the history memory at that moment.
この処理により、レベルの低いエラーによるフ
リーズは抑止され、目的とするレベル以上のエラ
ーに対してのみヒストリがとられる為、エラー原
因の調査が効率よくできると云う特徴が得られ
る。 This process prevents freezing due to low-level errors, and records history only for errors of a target level or higher, so that the cause of the error can be investigated efficiently.
以上、詳細に説明したように、本発明のヒスト
リフリーズ制御法は、例えば、マイクロプロセツ
サで制御され、ヒストリ機構を備えている装置、
例えば、チヤネル装置において、サービスプロセ
ツサ（SVP）、或いは、該マイクロプロセツサか
らの、任意の時点でアクセスできるモードレジス
タ（MR）と、上記チヤネル装置にエラーが発生
した時、該エラーの事象をエラーコードとして設
定する状態レジスタ（STR）と、上記モードレ
ジスタ（MR）と、状態レジスタ（STR）とを比
較する論理回路を設けることにより、該サービス
プロセツサ（SVP）、或いは、該マイクロプロセ
ツサからの選択的なアクセスにより、上記モード
レジスタ（MR）の内容を変更して、該状態レジ
スタ（STR）のエラーコードが、上記レジスタ
（MR）に設定されているフリーズレベルと同じ
か、又はそれ以上のエラーコードのエラーである
時のみ、上記ヒストリ機構に対する所定のフリー
ズ信号を送出するようにしたものであるので、ハ
ードウエアによるエラー認識機構の物量を軽減さ
せると共に、該サービスプロセツサ（SVP）、或
いは、マイクロプロセツサからの指示で、モード
レジスタ（MR）の内容を動的に変更することに
より、ヒストリメモリに対するフリーズ信号の発
生を、選択的に、且つ、効率的に発生でき、該ヒ
ストリの可用性を高める効果がある。
As described above in detail, the history freeze control method of the present invention can be applied to, for example, a device controlled by a microprocessor and equipped with a history mechanism;
For example, in a channel device, there is a mode register (MR) that can be accessed at any time from the service processor (SVP) or the microprocessor, and when an error occurs in the channel device, the event of the error is recorded. By providing a logic circuit that compares the status register (STR) set as an error code, the mode register (MR), and the status register (STR), the service processor (SVP) or the microprocessor The content of the mode register (MR) is changed by selective access from Since a predetermined freeze signal is sent to the history mechanism only when an error occurs with the above error code, the amount of hardware required for the error recognition mechanism is reduced, and the service processor (SVP) Alternatively, by dynamically changing the contents of the mode register (MR) based on instructions from the microprocessor, it is possible to selectively and efficiently generate a freeze signal for the history memory. This has the effect of increasing availability.
第１図は本発明の一実施例をブロツク図で示し
た図、第２図は従来のヒストリフリーズ方式を説
明する図、である。
図面において、１はサービスプロセツサ
（SVP）、２はマイクロプロセツサ、３はモード
レジスタ（MR）、４は状態レジスタ（STR）、
５，５′は論理回路、６はフリーズレベルフイー
ルド、７はフリーズレベル有効ビツト、８はフリ
ーズ信号、をそれぞれ示す。
FIG. 1 is a block diagram showing an embodiment of the present invention, and FIG. 2 is a diagram illustrating a conventional history freeze method. In the drawing, 1 is a service processor (SVP), 2 is a microprocessor, 3 is a mode register (MR), 4 is a status register (STR),
5 and 5' are logic circuits, 6 is a freeze level field, 7 is a freeze level valid bit, and 8 is a freeze signal, respectively.
Claims (1)
特定の論理素子のヒストリを記憶する機構を備え
ている制御装置において、 サービスプロセツサ（SVP）１、又は該プロ
セツサ２から、任意の時点でアクセスでき、ヒス
トリのフリーズレベルフイールド６と、フイール
ドレベル有効ビツト７を含むモードレジスタ
（MR）３と、 該プロセツサ２によつて、当該制御装置のエラ
ー状態を、エラーコードとして設定する状態レジ
スタ（STR）４と、 上記２つのレジスタ３，４を比較して、フリー
ズ信号８を発生させる論理回路５とを備え、 該サービスプロセツサ（SVP）、或いは、該プ
ロセツサ２からの選択的なアクセスにより上記モ
ードレジスタ（MR）３の内容を、動的に変更
し、該制御装置でエラーが発生した時、上記モー
ドレジスタ（MR）３のフリーズレベル有効ビツ
ト７が‘オン’であると、上記フリーズレベルフ
イールド６の内容と、状態レジスタ（STR）４
とを比較し、該状態レジスタ（STR）４に設定
されているエラーコードが、上記モードレジスタ
（MR）３に設定されているフリーズレベルと同
じか、又は、該レベル以上のレベルのエラーコー
ドに対するエラーに対してのみ、上記ヒストリ機
構に対する所定のフリーズ信号８を発生するよう
に制御することを特徴とするヒストリフリーズ制
御方法。[Scope of Claims] 1. In a control device controlled by a processor 2 and equipped with a mechanism for storing the history of a specific logic element at a clock level, a service processor (SVP) 1 or from the processor 2 at any time A mode register (MR) 3 which can be accessed by the processor 2 and includes a history freeze level field 6 and a field level valid bit 7; STR) 4, and a logic circuit 5 that compares the two registers 3 and 4 and generates a freeze signal 8, and is selectively accessed from the service processor (SVP) or the processor 2. When the contents of the mode register (MR) 3 are dynamically changed and an error occurs in the control device, if the freeze level enable bit 7 of the mode register (MR) 3 is 'on', the freeze level is Contents of level field 6 and status register (STR) 4
The error code set in the status register (STR) 4 is the same as the freeze level set in the mode register (MR) 3, or is higher than the freeze level. A history freeze control method, characterized in that the history mechanism is controlled to generate a predetermined freeze signal 8 only in response to an error.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184682A JPS6244849A (en) | 1985-08-22 | 1985-08-22 | History freeze control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184682A JPS6244849A (en) | 1985-08-22 | 1985-08-22 | History freeze control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6244849A JPS6244849A (en) | 1987-02-26 |
| JPH0476138B2 true JPH0476138B2 (en) | 1992-12-02 |
Family
ID=16157523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60184682A Granted JPS6244849A (en) | 1985-08-22 | 1985-08-22 | History freeze control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6244849A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0645985B2 (en) * | 1987-05-08 | 1994-06-15 | 株式会社ユ−シン | Remote control device for vehicle lock |
| JPH06110739A (en) * | 1992-09-25 | 1994-04-22 | Nitto Kohki Co Ltd | Computer system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51146143A (en) * | 1975-06-11 | 1976-12-15 | Hitachi Ltd | Wedging process mode when logic device generates error action |
| JPS59189456A (en) * | 1983-04-13 | 1984-10-27 | Fujitsu Ltd | Error code display system |
-
1985
- 1985-08-22 JP JP60184682A patent/JPS6244849A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51146143A (en) * | 1975-06-11 | 1976-12-15 | Hitachi Ltd | Wedging process mode when logic device generates error action |
| JPS59189456A (en) * | 1983-04-13 | 1984-10-27 | Fujitsu Ltd | Error code display system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6244849A (en) | 1987-02-26 |
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