JP4509399B2

JP4509399B2 - Differential amplifier circuit

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Publication number: JP4509399B2
Application number: JP2001008647A
Authority: JP
Inventors: 鉄男大森
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2001-01-17
Filing date: 2001-01-17
Publication date: 2010-07-21
Anticipated expiration: 2021-01-17
Also published as: JP2002217654A

Description

【０００１】
【発明の属する技術分野】
本発明は、複数の並列接続入力差動対と複数の段積み能動負荷を使用した差動増幅回路に関するものである。
【０００２】
【従来の技術】
例えば入力差動対トランジスタとして閾値電圧が図２１に示す一般的な値ＶＴＰ（ほぼ−0.55Ｖ）のエンハンスメント型でｐ型のＭＯＳトランジスタを使用した差動増幅回路では、入力電圧がＶＤＤ（高電位電源電圧）に近いとその差動対のトランジスタがカットオフして動作しなくなったり、入力オフセット電圧（差動増幅回路を出力端子と反転入力端子を短絡して電圧フォロア構成として測定したときの出力電圧から入力電圧を差し引いた値）の精度が悪くなる問題がある。一方、閾値電圧が図２１に示す一般的な値ＶＴＮ（ほぼ0.55Ｖ）のエンハンスメント型でｎ型ＭＯＳトランジスタを使用した差動増幅回路では、入力電圧がＶＳＳ（低電位電源電圧）に近いと同様な問題がある。
【０００３】
［第１の従来技術］
そこで、入力差動対のトランジスタに小さい閾値電圧のものを使用した差動増幅回路が提案されている。図９は小閾値電圧のｐ型ＭＯＳトランジスタＰ１５１、Ｐ１５２を入力差動対として使用した差動増幅回路１００Ｃを示す図である。この閾値電圧は図２１のＶＴＰ１（｜ＶＴＰ１｜＜｜ＶＴＰ｜で、ＶＴＰ１はほぼ−0.2Ｖ）である。なお、このトランジスタＰ１５１，Ｐ１５２はデプレッション型のシンボルで表しているが、通常の閾値電圧のものより小さい閾値電圧のエンハンスメント型トランジスタを示すためであり、以後で説明する回路図においても小閾値電圧のエンハンスメント型トランジスタには全て同様の記号で表す。また、以後の説明ではこのようなトランジスタを通常のエンハンスメント型トランジスタと区別してデプレッション型トランジスタと呼ぶこともある。Ｐ１５０は電流源としてのｐ型ＭＯＳトランジスタ、Ｎ１５３，Ｎ１５４はカレントミラー接続の能動負荷を構成するｎ型のＭＯＳトランジスタであり、それらの閾値電圧は通常の値(図２１のＶＴＰ、ＶＴＮ）である。
【０００４】
２００はｐ型ＭＯＳトランジスタＰ２００〜Ｐ２０２、ｎ型ＭＯＳトランジスタＮ２０３〜Ｎ２０６からなる出力回路、３００は抵抗Ｒ３００、ｐ型ＭＯＳトランジスタＰ３００，Ｐ３０１、ｎ型ＭＯＳトランジスタＮ３０２，Ｎ３０３からなるバイアス回路である。このバイアス回路３００で生成したバイアス電圧は、差動増幅回路１００ＣのトランジスタＰ１５０、出力回路２００のトランジスタＰ２００のゲートに印加されている。
【０００５】
図９の差動増幅回路１００Ｃは、入力差動対のトランジスタＰ１５１，Ｐ１５２の閾値電圧を通常より小さな値ＶＴＰ１としているので、ＶＤＤ側の入力電圧範囲が拡大し、ノードＴＯＰの電圧を下げる動作が行われ、そのノードＴＯＰの電圧がＶＤＤに近づくのが抑制される。このため、ノードＴＯＰの電圧は図１９のＡに示す特性となり、電流源トランジスタＰ１５０の動作が維持される。この結果、入出力電圧を電源電圧範囲つまりＶＤＤ−ＶＳＳの範囲までフルスイングさせることが可能となり、入力オフセット電圧特性は、図１０のＡに示す特性となる。
【０００６】
図１１は図９に示した回路のトランジスタの極性を反転させた差動増幅回路１００Ｃ’を示す図である。この差動増幅回路１００Ｃ’は電流源としてのｎ型ＭＯＳトランジスタＮ１５０、差動対を構成するｎ型ＭＯＳトランジスタＮ１５１，Ｎ１５２、カレントミラー接続された能動負荷としてのｐ型ＭＯＳトランジスタＰ１５３，Ｐ１５４から構成されている。２００’はｎ型ＭＯＳトランジスタＮ２００〜Ｎ２０２、ｐ型ＭＯＳトランジスタＰ２０３〜Ｐ２０６からなる出力回路、３００’は抵抗Ｒ３００、ｎ型ＭＯＳトランジスタＮ３００，Ｎ３０１、ｐ型ＭＯＳトランジスタＰ３０２，Ｐ３０３からなるバイアス回路である。
【０００７】
この図１１の差動増幅回路１００Ｃ’は、トランジスタＮ１５１，Ｎ１５２の閾値電圧は図２１に示すＶＴＮ１（ＶＴＮ１＜ＶＴＮ、ＶＴＮ１はほぼ0.2Ｖ）であり、ノードＴＯＰの電圧は図２０のＡに示す特性となり、電流源トランジスタＮ１５０の動作が維持される。この結果、入出力電圧をＶＤＤ−ＶＳＳの範囲までフルスイングさせることが可能となり、入力オフセット電圧特性は、図１２のＡに示す特性となる。
【０００８】
ところが、一般的に差動増幅回路では、その動作速度を向上させるには、電流源トランジスタの電流を増大させる必要がある。図９に示す差動増幅回路１００ＣではトランジスタＰ１５０の電流Ｉｄを増大させることになるが、この電流増大によってノードＴＯＰの電圧がＶＤＤ近くまで上昇して、図１９のＢに示す特性となり、Ａに示す特性よりもＶＤＤ側に移動してしまう。そして、ノードＴＯＰの電圧がＶＤＤに近くなると、電流源トランジスタＰ１５０はそのソース・ドレイン間の電圧差が小さくなり、動作しなくなる。この結果、入力オフセット電圧特性は図１０のＢに示すようになり、ＶＤＤ側で精度が低下する。また、ＡＣ動作では、図２３の(c)に示すように、正常な場合の(b)に比べて、ＶＤＤ側で歪みが生じる。また、図１１に示す差動増幅回路１００Ｃ’ではＶＳＳ側で同様の動作となり、ノードＴＯＰの電圧は図２０のＢに示す特性、入力オフセット電圧特性は図１２のＢに示す特性となる。また、ＡＣ動作では図２３の(d)に示すように、ＶＳＳ側で歪みが生じる。
【０００９】
［第２の従来技術］
以上のような問題を解決するために、入力差動対のトランジスタの閾値電圧を更に小さくする手法がある。すなわち、図９の差動増幅回路１００Ｃでは、入力差動対トランジスタＰ１５１，Ｐ１５２の閾値電圧を、図２１のＶＴＰ２（｜ＶＴＰ２｜＜｜ＶＴＰ１｜)とするものである。これにより、入力差動対はＶＤＤ側の入力電圧範囲が広がり、ノードＴＯＰの電圧を下げる動作となり、ＶＤＤ側の動作がより改善される。
【００１０】
しかし、動作電流Ｉｄが増大すると、ノードＴＯＰの電圧特性は図１９のＣに示すように更に下がってしまい。今度はＶＳＳ側の動作でノードＴＯＰの電圧が低くなり過ぎてしまう。これにより、ノードＴＯＰとノードＶＯ−との間、ノードＴＯＰとノードＶＯ＋との間の電位差が小さくなり、差動対のトランジスタＰ１５１，Ｐ１５２が動作し難くなる。これは、図１９の特性Ｃを見ても明らかなように、ＶＳＳ側では本来的には直線特性となるべきところが、トランジスタＰ１５１，Ｐ１５２が動作しずらくなってＶＳＳの付近で電流源トランジスタＰ１５０によってノードＴＯＰの電位が引き上げられてしまうためである。以上より、入力オフセット電圧特性は図１０のＣに示す特性となり、今度はＶＳＳ側の精度が低下してしまう。また、ＡＣ動作では図２３の(d)に示すように、ＶＳＳ側で歪みが生じる。
【００１１】
一方、図１１の差動増幅回路１００Ｃ’では、入力差動対のトランジスタＮ１５１，Ｎ１５２の閾値電圧を、図２１のＶＴＮ２（ＶＴＮ２＜ＶＴＮ１)とすることにより、ＶＳＳ側での動作は改善されるが、ＶＤＤ側での動作が上記同様に問題となる。図２０のＣにノードＴＯＰの電圧特性を、図１２のＣにオフセット電圧特性を示した。
【００１２】
［第３の従来技術］
図１３は閾値電圧が図２１のＶＴＰ２又はＶＴＰ１のデプレッション型トランジスタＰ１５１，Ｐ１５２と、閾値電圧がＶＴＰのエンハンスメント型トランジスタＰ１５６，Ｐ１５７の２組で入力差動対を構成し、デプレッション型トランジスタＰ１５１，Ｐ１５２の電流源としてトランジスタＰ１５０を、エンハンスメント型トランジスタＰ１５６，Ｐ１５７の電流源としてトランジスタＰ１５５を接続した差動増幅回路１００Ｄを示すものである。この回路は特開平８−２５６０２６号公報で提案されているものであり、ＶＳＳ側をエンハンスメント型トランジスタＰ１５６，Ｐ１５７で、ＶＤＤ側をデプレッション型トランジスタＰ１５１，Ｐ１５２で、各々補わせようとするものである。
【００１３】
しかし、トランジスタＰ１５１とＰ１５６のドレインがノードＶＯ−に、トランジスタＰ１５２とＰ１５７のドレインがノードＶＯ＋に共通接続されており、このため、ノードＶＯ−、ＶＯ＋はデプレッション型トランジスタＰ１５１，Ｐ１５２とエンハンスメント型トランジスタＰ１５６，Ｐ１５７の中間的な動作でトランジスタＮ１５３，Ｎ１５４の能動負荷を動作させることとなる。よって、エンハンスメント型トランジスタではＶＳＳ側は良好に動作するもののＶＤＤ側では特性が悪く、仮にＶＳＳ側とＶＤＤ側の特性が良いデプレッション型トランジスタで構成したとしても、中間的な動作しかしないため、入力オフセット電圧特性は図１４に示すように、ＶＤＤ側で精度が低下する。
【００１４】
図１５は図１３に示した差動増幅回路１００Ｄのトランジスタの極性を反転させた差動増幅回路１００Ｄ’を示す図である。ここでは、入力差動対を閾値電圧が図２１のＶＴＮ２又はＶＴＮ１のデプレッション型トランジスタＮ１５１，Ｎ１５２と、ＶＴＮのエンハンスメント型トランジスタＮ１５６，Ｎ１５７の２組で構成し、デプレッション型トランジスタＮ１５１，Ｎ１５２の電流源にＮ１５０を、エンハンスメント型トランジスタＮ１５６，Ｎ１５７の電流源にＮ１５５を接続した構成としている。しかし、この差動増幅回路１００Ｄ’ではＶＳＳ側で同様な動作となり、入力オフセット電圧特性は図１６に示すように、ＶＳＳ側で精度が低下する。
【００１５】
［第４の従来技術］
図１７の差動増幅回路１００Ｅは、トランジスタＰ１５０，Ｐ１５６，Ｐ１５７，Ｎ１５３，Ｎ１５４で構成したｐ型差動増幅回路と、トランジスタＮ１５０，Ｎ１５６，Ｎ１５７，Ｐ１５３，Ｐ１５４で構成したｎ型差動増幅回路とを入力端子ＩＮ−，ＩＮ＋に各々共通接続し、差動形式でノードＶＯＮ，ＶＯＰから取り出した出力を出力回路２００ＡのトランジスタＰ２１０，Ｎ２１１に入力させたものである。この差動増幅回路１００Ｅは、ｐ型ｎ型入力コンプリメンタリ差動増幅回路と呼ばれているもので、ｐ型差動増幅回路でＶＳＳ側の入力範囲を担当させ、ｎ型差動増幅回路でＶＤＤ側の入力範囲を担当させるようにしたものである。
【００１６】
しかし、ｐ型差動増幅回路とｎ型差動増幅回路では動作に切り替わり点が存在するため、その切り替わり点で動作が不連続となる。入力オフセット電圧特性は図１８に示すようになり、切り替わり点での入力オフセット電圧の変動が起こり、精度が低下する。
【００１７】
【発明が解決しようとする課題】
以上から明らかなように、第１、第２の従来技術のように入力差動対に小閾値電圧のトランジスタを使用する差動増幅回路１００Ｃ，１００Ｃ’では、動作電流を増大させると入力オフセット電圧特性が低下するという問題があるため、高速化できない。また、第３の従来技術のようにエンハンスメント型の入力差動対とデプレッション型の入力差動対の入力を並列接続した差動増幅回路１００Ｄ，１００Ｄ’や、第４の従来技術のようにｐ型差動増幅回路とｎ型差動増幅回路の入力を並列接続した差動増幅回路１００Ｅでは、動作電流を増大させて高速化することは可能であるが、入力オフセット電圧特性が悪いという問題がある。以上より、従来では、入出力フルスイング可能で且つ高速動作が可能な差動増幅回路の実現は困難であった。
【００１８】
本発明の目的は、電源電圧範囲いっぱいでの入出力フルスイング及び高速動作を実現させ、なお且つ入力オフセット電圧特性を高精度化することで、同相信号除去比の特性も向上させた差動増幅回路を提供することである。
【００１９】
【課題を解決するための手段】
上記課題を解決するための第１の発明は、ゲートが差動入力端子に接続された第１の閾値電圧のトランジスタ対でなる第１の入力差動対と、ゲートが前記差動入力端子に接続された前記第１の閾値電圧と異なる第２の閾値電圧のトランジスタ対でなる第２の入力差動対と、両入力差動対に共通の電流源トランジスタと、前記第１の入力差動対の各トランジスタのドレインにドレインが接続されたトランジスタ対でなる第１の能動負荷と、前記第２の入力差動対の各トランジスタのドレインにドレインが接続され且つ前記第１の能動負荷の各トランジスタのソースにドレインが接続されたトランジスタ対でなる第２の能動負荷とを具備し、前記第１，第２の能動負荷の各トランジスタのゲートを、前記第１の入力差動対の一方のトランジスタのドレインに接続し、前記第１の入力差動対の他方のトランジスタのドレインから出力を取り出し、且つ、前記第２の閾値電圧の絶対値を、前記第１の閾値電圧の絶対値より小さい値に設定した。
【００２０】
第２の発明は、第１の発明において、前記第１、第２の閾値電圧の絶対値を、前記電流源トランジスタ、前記第１，第２の能動負荷のトランジスタの閾値電圧の絶対値より小さい値に設定した。
【００２１】
第３の発明は、請求項１又は２に記載の差動増幅回路において、前記共通の電流源トランジスタに代えて、前記第１，第２の入力差動対毎に個々に電流源トランジスタを設けた。
【００２３】
【発明の実施の形態】
［第１の実施の形態］
図１は本発明の第１の実施の形態の差動増幅回路１００Ａを示す図である。Ｐ１００は電流源としてのｐ型ＭＯＳトランジスタ、Ｐ１０１，Ｐ１０２は第１の入力差動対を構成する閾値電圧が図２１のＶＴＰ１のｐ型ＭＯＳトランジスタ、Ｐ１０３，Ｐ１０４は第２の入力差動対を構成する閾値電圧が図２１のＶＴＰ２のｐ型ＭＯＳトランジスタ、Ｎ１０５，Ｎ１０６はカレントミラー接続されトランジスタＰ１０１，Ｐ１０２の能動負荷として働くｎ型ＭＯＳトランジスタ、Ｎ１０７，Ｎ１０８はカレントミラー接続されトランジスタＰ１０１，Ｐ１０２とＰ１０３，Ｐ１０４の能動負荷として働くｎ型ＭＯＳトランジスタである。トランジスタＰ１００，Ｎ１０５〜Ｎ１０８の閾値電圧は図２１のＶＴＰ，ＶＴＮである。
【００２４】
すなわち、トランジスタＰ１０１，Ｐ１０３のゲートは入力端子ＩＮ−に共通接続され、トランジスタＰ１０２，Ｐ１０４のゲートは入力端子ＩＮ＋に共通接続されている。また、トランジスタＮ１０５，Ｎ１０６のドレインはトランジスタＰ１０１，Ｐ１０２のドレインに各々接続され、トランジスタＮ１０７のドレインはトランジスタＰ１０３のドレインとトランジスタＮ１０５のソースに共通接続され、トランジスタＮ１０８のドレインはトランジスタＰ１０４のドレインとトランジスタＮ１０６のソースに共通接続されている。なお、２００は出力回路、３００はバイアス回路であり、前記した図９に示したものと同じである。
【００２５】
さて、閾値電圧がＶＴＰ１のトランジスタＰ１０１，Ｐ１０２の入力差動対では、高速化のために電流源トランジスタＰ１００の電流を増大させたとき、入力電圧がＶＤＤ近くになるとその特性が悪化し、入力オフセット電圧特性は入力電圧がＶＳＳ側にあるときと比べて悪くなる。逆に、閾値電圧がＶＴＰ２のトランジスタＰ１０３，Ｐ１０４の入力差動対では、入力電圧がＶＳＳ近くになるとその特性が悪化し、入力オフセット電圧特性は入力電圧がＶＤＤ側にあるときと比べて悪くなる。本発明ではこのような特性をもった小閾値電圧ＶＴＰ１,ＶＴＰ２の第１，第２の入力差動対を組み合わせている。
【００２６】
まず、入力電圧がＶＳＳ近くにある場合、閾値電圧がＶＴＰ１のトランジスタＰ１０１，Ｐ１０２の入力差動対とトランジスタＮ１０５，Ｎ１０６からなる差動回路では、入力差動対の閾値電圧がＶＴＰ１の一般的な差動増幅回路と同様に正常に動作する。一方、閾値電圧がＶＴＰ２のトランジスタＰ１０３，Ｐ１０４の入力差動対とトランジスタＮ１０７，Ｎ１０８からなる差動回路では、通常ならノードＴＯＰとノードＡ−，Ａ＋との電位差が小さくなり、動作し難くなるが、トランジスタＮ１０７，Ｎ１０８のドレインをトランジスタＮ１０５，Ｎ１０６のソースに接続しているので、ノードＡ−，Ａ＋の電圧はノードＶＯ−，ＶＯ＋の電圧に対してトランジスタＮ１０５，Ｎ１０６の閾値電圧分だけ低くなり、ノードＴＯＰとノードＡ−，Ａ＋との電位差が小さくなることが抑制される。また、トランジスタＮ１０７，Ｎ１０８のゲートがノードＶＯ−に接続されているので、ノードＡ−のドレイン電圧に対してそのゲート電圧はトランジスタＮ１０５の閾値電圧分だけ高いため、トランジスタＮ１０７，Ｎ１０８の動作範囲が拡大する。更に、ノードＶＯ−，ＶＯ＋は閾値電圧が低いＶＴＰ１の差動対をもつ差動回路の出力部であることから、トランジスタＮ１０７，Ｎ１０８のゲート電圧が補われ、これらにより閾値電圧がＶＴＰ２の差動対トランジスタをもつ差動回路も正常動作することになる。
【００２７】
次に、入力電圧がＶＤＤ近くにある場合、閾値電圧がＶＴＰ２のトランジスタＰ１０３，Ｐ１０４の入力差動対とトランジスタＮ１０７，Ｎ１０８からなる差動回路では、入力差動対の閾値電圧がＶＴＰ２の一般的な差動増幅回路と同様に正常に動作する。一方、閾値電圧がＶＴＰ１のトランジスタＰ１０１，Ｐ１０２の入力差動対とトランジスタＮ１０５，Ｎ１０６からなる差動回路では、通常ならノードＴＯＰの電圧がＶＤＤに近づき、動作し難くなるが、閾値電圧がＶＴＰ２の差動対のトランジスタＰ１０３，Ｐ１０４をもつ差動回路によってノードＴＯＰの電圧がＶＤＤに近づくのが抑制される。また、この差動回路の出力ノードＡ−，Ａ＋の電圧によって、トランジスタＮ１０５，Ｎ１０６のソース電圧が補われ、動作範囲が拡大する。これらにより閾値電圧がＶＴＰ１の差動対トランジスタをもつ差動回路も正常動作することになる。
【００２８】
以上のように、入力電圧範囲が電源電圧内いっぱいであっても、閾値電圧がＶＴＰ１の差動回路と閾値電圧がＶＴＰ２の差動回路の相補的な動作によって、本差動増幅回路１００Ａの出力ノードＶＯ−，ＶＯ＋の正常動作が維持される。また、ノードＴＯＰの電圧は、図１９のＤの特性となり、閾値電圧がＶＴＰ１の差動増幅回路の特性Ｂと比べてＶＤＤ側のレベルが下がっており、また閾値電圧がＶＴＰ２の差動増幅回路の特性Ｃと比べてＶＳＳ側の変化が直線的となっている。このことからも、本差動増幅回路１００Ａが相補的な動作をしていることが分かり、入力オフセット電圧特性は図２に示すように電源電圧内いっぱいでの特性が向上し、これにより同相信号除去比も改善される。また、ＡＣ動作も図２３の(b)に示すように、歪みのない動作となる。また、電流源の電流を増大させることができるため、ゲインの周波数特性も図２２のＡに示すように、図９に示した差動増幅回路１００Ｃの特性Ｂに比べて高くなり、高速動作が可能となる。
【００２９】
図３は図１に示した差動増幅回路１００Ａのトランジスタの極性を反転した差動増幅回路１００Ａ’を示す図である。Ｎ１００は電流源としてのｎ型ＭＯＳトランジスタ、Ｎ１０１，Ｎ１０２は第１の入力差動対を構成する閾値電圧が図２１のＶＴＮ１のｎ型ＭＯＳトランジスタ、Ｎ１０３，Ｎ１０４は第２の入力差動対を構成する閾値電圧が図２１のＶＴＮ２のｎ型ＭＯＳトランジスタ、Ｐ１０５，Ｐ１０６はカレントミラー接続されトランジスタＮ１０１，Ｎ１０２の能動負荷として働くｐ型ＭＯＳトランジスタ、Ｐ１０７，Ｐ１０８はカレントミラー接続され、トランジスタＮ１０１，Ｎ１０２とＮ１０３，Ｎ１０４の能動負荷として働くｐ型ＭＯＳトランジスタである。トランジスタＮ１００，Ｐ１０５〜Ｐ１０８の閾値電圧は図２１のＶＴＮ，ＶＴＰである。
【００３０】
すなわち、トランジスタＮ１０１，Ｎ１０３のゲートは入力端子ＩＮ−に共通接続され、トランジスタＮ１０２，Ｎ１０４のゲートは入力端子ＩＮ＋に共通接続されている。また、トランジスタＰ１０５，Ｐ１０６のドレインはトランジスタＮ１０１，Ｎ１０２のドレインに各々接続され、トランジスタＰ１０７のドレインはトランジスタＮ１０３のドレインとトランジスタＰ１０５のソースに共通接続され、トランジスタＰ１０８のドレインはトランジスタＮ１０４のドレインとトランジスタＰ１０６のソースに共通接続されている。なお、２００’は出力回路、３００’はバイアス回路であり、前記した図１１に示したものと同じである。
【００３１】
この差動増幅回路１００Ａ’では、前記した差動増幅回路１００Ａと比べて、入力電圧がＶＤＤ近くの場合の動作とＶＳＳ近くの場合の動作とが逆となる。また、入力オフセット電圧特性は図４に示す特性となる。ノードＴＯＰの電圧は図２０のＤの特性となり、閾値電圧がＶＴＮ１の差動増幅回路の特性Ｂと比べてＶＳＳ側のレベルが上がっており、また閾値電圧がＶＴＮ２の差動増幅回路の特性Ｃと比べてＶＤＤ側の変化が直線的となっている。
【００３２】
［第２の実施形態］
図５は本発明の第２の実施の形態の差動増幅回路１００Ｂを示す図である。図１の差動増幅回路１００Ａと異なるところは、電流源としてのトランジスタＰ１００は第１の入力差動対のトランジスタＰ１０１，Ｐ１０２用とし、第２の入力対のトランジスタＰ１０３，Ｐ１０４用の電流源として新たにｐ型ＭＯＳトランジスタＰ１０９を接続した点である。このトランジスタＰ１０９の閾値電圧は図２１のＶＴＰである。
【００３３】
この差動増幅回路１００Ｂでは、第１，第２の差動対の電流源が別々になっているので、ノードＴＯＰの電圧変化が相補的とならない分だけ入力オフセット電圧特性が図６に示すように若干劣るが、ノードＯ−，ＶＯ＋の電圧変化、Ａ−，Ａ＋の電圧変化は前記した差動増幅回路１００Ａと同じである。
【００３４】
図７は図５に示した差動増幅回路１００Ｂのトランジスタの極性を反転した差動増幅回路１００Ｂ’を示す図であり、図３の差動増幅回路１００Ａ’と比べて、電流源としてのトランジスタＮ１００を第１の入力差動対のトランジスタＮ１０１，Ｎ１０２用とし、第２の入力対のトランジスタＮ１０３，Ｎ１０４用の電流源として新たにｎ型ＭＯＳトランジスタＮ１０９を接続した点が異なる。動作は図５の差動増幅回路１００Ｂと反対となる。
【００３５】
【発明の効果】
以上から本発明によれば、入力電圧範囲が電源電圧内いっぱいであっても、正常動作が維持され、入力オフセット電圧特性を高精度化することが可能となり、同相信号除去比も改善される。また、電流源の電流を増大させることができるため、高速動作も可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の差動増幅回路の回路図である。
【図２】図１の差動増幅回路の入力オフセット電圧の特性図である。
【図３】図１のトランジスタの極性を反転させた差動増幅回路の回路図である。
【図４】図３の差動増幅回路の入力オフセット電圧の特性図である。
【図５】本発明の第２の実施形態の差動増幅回路の回路図である。
【図６】図５の差動増幅回路の入力オフセット電圧の特性図である。
【図７】図５のトランジスタの極性を反転させた差動増幅回路の回路図である。
【図８】図７の差動増幅回路の入力オフセット電圧の特性図である。
【図９】第１、第２の従来技術の差動増幅回路の回路図である。
【図１０】図９の差動増幅回路の入力オフセット電圧の特性図である。
【図１１】図９のトランジスタの極性を反転させた差動増幅回路の回路図である。
【図１２】図１１の差動増幅回路の入力オフセット電圧の特性図である。
【図１３】第３の従来技術の差動増幅回路の回路図である。
【図１４】図１３の差動増幅回路の入力オフセット電圧の特性図である。
【図１５】図１３のトランジスタの極性を反転させた差動増幅回路の回路図である。
【図１６】図１５の差動増幅回路の入力オフセット電圧の特性図である。
【図１７】第４の従来技術の差動増幅回路の回路図である。
【図１８】図１７の差動増幅回路の入力オフセット電圧の特性図である。
【図１９】ｐ型ＭＯＳトランジスタの差動対をもつ各差動増幅回路のノードＴＯＰの電圧特性図である。
【図２０】ｎ型ＭＯＳトランジスタの差動対をもつ各差動増幅回路のノードＴＯＰの電圧特性図である。
【図２１】ＭＯＳトランジスタのＶgs−Ｉds特性図である。
【図２２】差動増幅回路のゲインの周波数特性図である。
【図２３】差動増幅回路の入出力の波形図である。
【符号の説明】
１００Ａ，１００Ａ’，１００Ｂ，１００Ｂ’，１００Ｃ，１００Ｃ’，１００Ｄ，１００Ｄ’，１００Ｅ：差動増幅回路
２００，２００’，２００Ａ：出力回路
３００，３００’：バイアス回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a differential amplifier circuit using a plurality of parallel-connected input differential pairs and a plurality of stacked active loads.
[0002]
[Prior art]
For example, in the differential amplifier circuit using the enhancement type p-type MOS transistor having the general value VTP (approximately −0.55 V) shown in FIG. 21 as the input differential pair transistor, the input voltage is VDD (high potential). When the voltage is close to the power supply voltage, the transistor of the differential pair is cut off and does not operate, or the input offset voltage (output when the differential amplifier circuit is measured as a voltage follower configuration with the output terminal and inverting input terminal shorted) There is a problem that the accuracy of the value obtained by subtracting the input voltage from the voltage becomes worse. On the other hand, in the enhancement type differential amplifier circuit using the n-type MOS transistor having the threshold voltage of the general value VTN (approximately 0.55 V) shown in FIG. 21, the same as when the input voltage is close to VSS (low potential power supply voltage). There is a problem.
[0003]
[First prior art]
Therefore, a differential amplifier circuit using a transistor having a small threshold voltage as a transistor of an input differential pair has been proposed. FIG. 9 is a diagram showing a differential amplifier circuit 100C using p-type MOS transistors P151 and P152 having a small threshold voltage as an input differential pair. This threshold voltage is VTP1 (| VTP1 | <| VTP |, where VTP1 is approximately −0.2 V) in FIG. The transistors P151 and P152 are represented by depletion type symbols, but are intended to show enhancement type transistors having a threshold voltage smaller than that of the normal threshold voltage. In the circuit diagrams described below, the small threshold voltage is also shown. All enhancement type transistors are represented by the same symbols. In the following description, such a transistor is sometimes referred to as a depletion type transistor to distinguish it from a normal enhancement type transistor. P150 is a p-type MOS transistor as a current source, N153 and N154 are n-type MOS transistors constituting an active load connected to a current mirror, and their threshold voltages are normal values (VTP and VTN in FIG. 21). .
[0004]
Reference numeral 200 denotes an output circuit including p-type MOS transistors P200 to P202 and n-type MOS transistors N203 to N206. Reference numeral 300 denotes a bias circuit including a resistor R300, p-type MOS transistors P300 and P301, and n-type MOS transistors N302 and N303. The bias voltage generated by the bias circuit 300 is applied to the gate of the transistor P150 of the differential amplifier circuit 100C and the transistor P200 of the output circuit 200.
[0005]
In the differential amplifier circuit 100C of FIG. 9, since the threshold voltage of the transistors P151 and P152 of the input differential pair is set to a value VTP1 smaller than usual, the operation of increasing the input voltage range on the VDD side and lowering the voltage at the node TOP is performed. As a result, the voltage at the node TOP is suppressed from approaching VDD. For this reason, the voltage of the node TOP has the characteristic shown in A of FIG. 19, and the operation of the current source transistor P150 is maintained. As a result, the input / output voltage can be fully swung to the power supply voltage range, that is, the VDD-VSS range, and the input offset voltage characteristic is the characteristic shown in A of FIG.
[0006]
FIG. 11 is a diagram showing a differential amplifier circuit 100C ′ in which the polarities of the transistors in the circuit shown in FIG. 9 are reversed. The differential amplifier circuit 100C ′ includes an n-type MOS transistor N150 as a current source, n-type MOS transistors N151 and N152 constituting a differential pair, and p-type MOS transistors P153 and P154 as active loads connected in a current mirror. Has been. 200 ′ is an output circuit composed of n-type MOS transistors N200 to N202 and p-type MOS transistors P203 to P206, and 300 ′ is a bias circuit composed of a resistor R300, n-type MOS transistors N300 and N301, and p-type MOS transistors P302 and P303. .
[0007]
In the differential amplifier circuit 100C ′ of FIG. 11, the threshold voltages of the transistors N151 and N152 are VTN1 shown in FIG. 21 (VTN1 <VTN, VTN1 is approximately 0.2 V), and the voltage at the node TOP is shown in FIG. Thus, the operation of the current source transistor N150 is maintained. As a result, the input / output voltage can be fully swung to the range of VDD-VSS, and the input offset voltage characteristic is the characteristic shown in A of FIG.
[0008]
However, in general, in the differential amplifier circuit, in order to improve the operation speed, it is necessary to increase the current of the current source transistor. In the differential amplifier circuit 100C shown in FIG. 9, the current Id of the transistor P150 is increased. Due to this increase in current, the voltage at the node TOP rises to near VDD, and the characteristics shown in B of FIG. It moves to the VDD side from the characteristics shown. When the voltage at the node TOP approaches VDD, the current source transistor P150 has a small voltage difference between its source and drain, and does not operate. As a result, the input offset voltage characteristic is as shown in FIG. 10B, and the accuracy is lowered on the VDD side. Further, in the AC operation, as shown in (c) of FIG. 23, distortion occurs on the VDD side as compared with (b) in the normal case. Further, in the differential amplifier circuit 100C ′ shown in FIG. 11, the same operation is performed on the VSS side, the voltage at the node TOP has the characteristics shown in B of FIG. 20, and the input offset voltage characteristics have the characteristics shown in B of FIG. Further, in the AC operation, distortion occurs on the VSS side as shown in FIG.
[0009]
[Second prior art]
In order to solve the above problems, there is a method of further reducing the threshold voltage of the transistors of the input differential pair. That is, in the differential amplifier circuit 100C of FIG. 9, the threshold voltage of the input differential pair transistors P151 and P152 is VTP2 (| VTP2 | <| VTP1 |) of FIG. As a result, the input differential pair expands the input voltage range on the VDD side, reduces the voltage at the node TOP, and further improves the operation on the VDD side.
[0010]
However, when the operating current Id increases, the voltage characteristic of the node TOP further decreases as shown in C of FIG. This time, the voltage at the node TOP becomes too low due to the operation on the VSS side. As a result, the potential difference between the node TOP and the node VO− and between the node TOP and the node VO + becomes small, and the differential pair of transistors P151 and P152 becomes difficult to operate. As is apparent from the characteristic C of FIG. 19, this should be a linear characteristic on the VSS side, but the transistors P151 and P152 are difficult to operate, and the current source transistor P150 is near VSS. This is because the potential of the node TOP is raised due to the above. From the above, the input offset voltage characteristic becomes the characteristic shown in C of FIG. 10, and this time the accuracy on the VSS side is lowered. Further, in the AC operation, distortion occurs on the VSS side as shown in FIG.
[0011]
On the other hand, in the differential amplifier circuit 100C ′ of FIG. 11, the operation on the VSS side is improved by setting the threshold voltage of the transistors N151 and N152 of the input differential pair to VTN2 (VTN2 <VTN1) of FIG. However, the operation on the VDD side becomes a problem as described above. 20C shows the voltage characteristic of the node TOP, and FIG. 12C shows the offset voltage characteristic.
[0012]
[Third prior art]
In FIG. 13, an input differential pair is configured by two sets of depletion type transistors P151 and P152 having a threshold voltage of VTP2 or VTP1 in FIG. 21 and enhancement type transistors P156 and P157 having a threshold voltage of VTP, and depletion type transistors P151 and P152 are formed. A differential amplifier circuit 100D is shown in which a transistor P150 is connected as the current source of the transistor P155 and a transistor P155 is connected as the current source of the enhancement type transistors P156 and P157. This circuit is what is proposed in JP-A-8 -256 026, an enhancement-type transistor P156, P157 and the VSS side, the VDD side depletion type transistor P 151, P152, it is an attempt supplemented each .
[0013]
However, the drains of the transistors P151 and P156 are commonly connected to the node VO−, and the drains of the transistors P152 and P157 are commonly connected to the node VO +. Therefore, the nodes VO− and VO + are connected to the depletion type transistors P151 and P152 and the enhancement type transistor P156. , P157, the active loads of the transistors N153 and N154 are operated. Therefore, the enhancement-type transistor works well on the VSS side but has poor characteristics on the VDD side, and even if it is composed of a depletion-type transistor with good characteristics on the VSS and VDD sides, it is only an intermediate operation, so the input offset As shown in FIG. 14, the accuracy of the voltage characteristics decreases on the VDD side.
[0014]
FIG. 15 is a diagram showing a differential amplifier circuit 100D ′ in which the polarity of the transistor of the differential amplifier circuit 100D shown in FIG. 13 is inverted. Here, the input differential pair is composed of two sets of depletion type transistors N151 and N152 having a threshold voltage of VTN2 or VTN1 in FIG. 21 and VTN enhancement type transistors N156 and N157, and current sources of the depletion type transistors N151 and N152. N150, and N155 connected to the current source of the enhancement type transistors N156 and N157. However, in this differential amplifier circuit 100D ′, the same operation is performed on the VSS side, and the accuracy of the input offset voltage characteristic is lowered on the VSS side as shown in FIG.
[0015]
[Fourth Prior Art]
The differential amplifier circuit 100E of FIG. 17 includes a p-type differential amplifier circuit configured by transistors P150, P156, P157, N153, and N154, and an n-type differential amplifier circuit configured by transistors N150, N156, N157, P153, and P154. Are connected in common to input terminals IN− and IN +, respectively, and outputs taken out from nodes VON and VOP in a differential format are input to transistors P210 and N211 of the output circuit 200A. This differential amplifier circuit 100E is called a p-type n-type input complementary differential amplifier circuit. The p-type differential amplifier circuit takes charge of the input range on the VSS side, and the n-type differential amplifier circuit uses VDD. The input range on the side is in charge.
[0016]
However, since there is a switching point in operation between the p-type differential amplifier circuit and the n-type differential amplifier circuit, the operation becomes discontinuous at the switching point. The input offset voltage characteristics are as shown in FIG. 18, and the input offset voltage fluctuates at the switching point, resulting in a decrease in accuracy.
[0017]
[Problems to be solved by the invention]
As is apparent from the above, in the differential amplifier circuits 100C and 100C ′ that use transistors with a small threshold voltage for the input differential pair as in the first and second prior arts, the input offset voltage is increased when the operating current is increased. Since there is a problem that the characteristics deteriorate, the speed cannot be increased. Also, as in the third prior art, differential amplifier circuits 100D and 100D ′ in which the input of the enhancement type input differential pair and the input of the depletion type input differential pair are connected in parallel, and p as in the fourth prior art. In the differential amplifier circuit 100E in which the inputs of the n-type differential amplifier circuit and the n-type differential amplifier circuit are connected in parallel, the operating current can be increased to increase the speed, but there is a problem that the input offset voltage characteristic is poor. is there. As described above, conventionally, it has been difficult to realize a differential amplifier circuit capable of full swinging input / output and capable of high-speed operation.
[0018]
The object of the present invention is to realize differential input / output full swing and high-speed operation over the entire power supply voltage range, and to improve the common-mode signal rejection ratio characteristics by improving the input offset voltage characteristics. An amplifier circuit is provided.
[0019]
[Means for Solving the Problems]
According to a first aspect of the present invention, there is provided a first input differential pair including a first threshold voltage transistor pair having a gate connected to a differential input terminal, and a gate connected to the differential input terminal. A second input differential pair comprising a pair of transistors having a second threshold voltage different from the first threshold voltage connected, a current source transistor common to both input differential pairs, and the first input differential A first active load consisting of a transistor pair having a drain connected to the drain of each transistor of the pair; and a drain connected to the drain of each transistor of the second input differential pair and each of the first active loads A second active load composed of a transistor pair having a drain connected to the source of the transistor, and the gate of each transistor of the first and second active loads is connected to one of the first input differential pair. Transistor Connect to rain, take the output from the drain of the other transistor of said first input differential pair, and the absolute value of the second threshold voltage, the absolute value less than the first threshold voltage Set .
[0020]
According to a second invention, in the first invention, the absolute values of the first and second threshold voltages are smaller than the absolute values of the threshold voltages of the current source transistor and the first and second active load transistors. Set to value.
[0021]
According to a third invention, in the differential amplifier circuit according to claim 1 or 2 , a current source transistor is provided for each of the first and second input differential pairs in place of the common current source transistor. It was.
[0023]
DETAILED DESCRIPTION OF THE INVENTION
[First Embodiment]
FIG. 1 is a diagram showing a differential amplifier circuit 100A according to the first embodiment of the present invention. P100 is a p-type MOS transistor as a current source, P101 and P102 are p-type MOS transistors having a threshold voltage VTP1 of FIG. 21 constituting the first input differential pair, and P103 and P104 are second input differential pairs. The p-type MOS transistors having the threshold voltage VTP2 shown in FIG. 21, N105 and N106 are current-mirror connected and serve as active loads of the transistors P101 and P102, and N107 and N108 are current-mirror connected and are connected to the transistors P101 and P102. It is an n-type MOS transistor that works as an active load for P103 and P104. The threshold voltages of the transistors P100 and N105 to N108 are VTP and VTN in FIG.
[0024]
That is, the gates of the transistors P101 and P103 are commonly connected to the input terminal IN−, and the gates of the transistors P102 and P104 are commonly connected to the input terminal IN +. The drains of the transistors N105 and N106 are connected to the drains of the transistors P101 and P102, respectively, the drain of the transistor N107 is connected in common to the drain of the transistor P103 and the source of the transistor N105, and the drain of the transistor N108 is connected to the drain of the transistor P104 and the transistor Commonly connected to the source of N106. Reference numeral 200 denotes an output circuit, and 300 denotes a bias circuit, which are the same as those shown in FIG.
[0025]
Now, in the input differential pair of the transistors P101 and P102 having the threshold voltage VTP1, when the current of the current source transistor P100 is increased for speeding up, when the input voltage becomes close to VDD, the characteristics deteriorate, and the input offset The voltage characteristics are worse than when the input voltage is on the VSS side. Conversely, in the input differential pair of transistors P103 and P104 having a threshold voltage of VTP2, the characteristics deteriorate when the input voltage is close to VSS, and the input offset voltage characteristics are worse than when the input voltage is on the VDD side. . In the present invention, the first and second input differential pairs of the small threshold voltages VTP1 and VTP2 having such characteristics are combined.
[0026]
First, when the input voltage is near VSS, in a differential circuit composed of the input differential pair of the transistors P101 and P102 having the threshold voltage VTP1 and the transistors N105 and N106, the threshold voltage of the input differential pair is generally a VTP1. It operates normally in the same way as the differential amplifier circuit. On the other hand, in the differential circuit composed of the input differential pair of the transistors P103 and P104 having the threshold voltage VTP2 and the transistors N107 and N108, the potential difference between the node TOP and the nodes A− and A + is usually small, and it becomes difficult to operate. Since the drains of the transistors N107 and N108 are connected to the sources of the transistors N105 and N106, the voltages of the nodes A− and A + are lower than the voltages of the nodes VO− and VO + by the threshold voltage of the transistors N105 and N106. The potential difference between the node TOP and the nodes A− and A + is suppressed from becoming small. Since the gates of the transistors N107 and N108 are connected to the node VO−, the gate voltage is higher than the drain voltage of the node A− by the threshold voltage of the transistor N105. Expanding. Further, since the nodes VO− and VO + are the output part of the differential circuit having the differential pair of VTP1 having a low threshold voltage, the gate voltages of the transistors N107 and N108 are supplemented, and thereby the differential of the threshold voltage of VTP2 A differential circuit having a pair of transistors also operates normally.
[0027]
Next, when the input voltage is close to VDD, in the differential circuit composed of the input differential pair of the transistors P103 and P104 having the threshold voltage VTP2 and the transistors N107 and N108, the threshold voltage of the input differential pair is generally VTP2. It operates normally in the same way as a differential amplifier circuit. On the other hand, in the differential circuit composed of the input differential pair of the transistors P101 and P102 with the threshold voltage VTP1 and the transistors N105 and N106, the voltage at the node TOP approaches the VDD normally and becomes difficult to operate, but the threshold voltage is VTP2. The differential circuit having the differential pair of transistors P103 and P104 suppresses the voltage at the node TOP from approaching VDD. Further, the source voltages of the transistors N105 and N106 are supplemented by the voltages of the output nodes A− and A + of the differential circuit, and the operation range is expanded. As a result, a differential circuit having a differential pair transistor with a threshold voltage of VTP1 also operates normally.
[0028]
As described above, even if the input voltage range is full within the power supply voltage, the output of the differential amplifier circuit 100A is obtained by the complementary operation of the differential circuit whose threshold voltage is VTP1 and the differential circuit whose threshold voltage is VTP2. Normal operation of the nodes VO− and VO + is maintained. Further, the voltage at the node TOP has the characteristic of D in FIG. 19, the level on the VDD side is lower than the characteristic B of the differential amplifier circuit with the threshold voltage of VTP1, and the differential amplifier circuit with the threshold voltage of VTP2. Compared with the characteristic C, the change on the VSS side is linear. This also shows that the differential amplifier circuit 100A is operating in a complementary manner, and the input offset voltage characteristic is improved over the entire power supply voltage as shown in FIG. The signal rejection ratio is also improved. The AC operation is also an operation without distortion as shown in FIG. Further, since the current of the current source can be increased, the frequency characteristic of the gain is higher than the characteristic B of the differential amplifier circuit 100C shown in FIG. 9 as shown in FIG. It becomes possible.
[0029]
FIG. 3 is a diagram showing a differential amplifier circuit 100A ′ in which the polarity of the transistor of the differential amplifier circuit 100A shown in FIG. 1 is inverted. N100 is an n-type MOS transistor as a current source, N101 and N102 are n-type MOS transistors having a threshold voltage VTN1 of FIG. 21 constituting the first input differential pair, and N103 and N104 are second input differential pairs. The n-type MOS transistors having the threshold voltage VTN2 shown in FIG. 21, P105 and P106 are p-type MOS transistors that function as active loads of the transistors N101 and N102, and P107 and P108 are current-mirror connected, and the transistors N101 and N102 are configured. And p-type MOS transistors acting as active loads of N103 and N104. The threshold voltages of the transistors N100 and P105 to P108 are VTN and VTP in FIG.
[0030]
That is, the gates of the transistors N101 and N103 are commonly connected to the input terminal IN−, and the gates of the transistors N102 and N104 are commonly connected to the input terminal IN +. The drains of the transistors P105 and P106 are connected to the drains of the transistors N101 and N102, the drain of the transistor P107 is connected in common to the drain of the transistor N103 and the source of the transistor P105, and the drain of the transistor P108 is connected to the drain of the transistor N104 and the transistor Commonly connected to the source of P106. Reference numeral 200 ′ denotes an output circuit, and 300 ′ denotes a bias circuit, which are the same as those shown in FIG.
[0031]
In the differential amplifier circuit 100A ′, the operation when the input voltage is close to VDD and the operation when close to VSS are reversed compared to the differential amplifier circuit 100A. Further, the input offset voltage characteristic is the characteristic shown in FIG. The voltage at the node TOP has the characteristic of D in FIG. 20, the level on the VSS side is higher than the characteristic B of the differential amplifier circuit with the threshold voltage VTN1, and the characteristic C of the differential amplifier circuit with the threshold voltage VTN2. The change on the VDD side is linear as compared with FIG.
[0032]
[Second Embodiment]
FIG. 5 is a diagram showing a differential amplifier circuit 100B according to the second embodiment of the present invention. A difference from the differential amplifier circuit 100A of FIG. 1 is that a transistor P100 as a current source is used for the transistors P101 and P102 of the first input differential pair and a current source for the transistors P103 and P104 of the second input pair. This is a point where a p-type MOS transistor P109 is newly connected. The threshold voltage of the transistor P109 is VTP in FIG.
[0033]
In this differential amplifier circuit 100B, since the current sources of the first and second differential pairs are separate, the input offset voltage characteristics are as shown in FIG. 6 as much as the voltage change at the node TOP is not complementary. However, the voltage changes at the nodes O− and VO + and the voltage changes at the A− and A + are the same as those of the differential amplifier circuit 100A.
[0034]
7 is a diagram showing a differential amplifier circuit 100B ′ in which the polarity of the transistor of the differential amplifier circuit 100B shown in FIG. 5 is inverted. Compared with the differential amplifier circuit 100A ′ of FIG. 3, a transistor as a current source is shown. N100 is used for the transistors N101 and N102 of the first input differential pair, and an n-type MOS transistor N109 is newly connected as a current source for the transistors N103 and N104 of the second input pair. The operation is opposite to that of the differential amplifier circuit 100B of FIG.
[0035]
【The invention's effect】
As described above, according to the present invention, even when the input voltage range is full within the power supply voltage, normal operation is maintained, the input offset voltage characteristics can be improved with high accuracy, and the common-mode signal rejection ratio is also improved. . Further, since the current of the current source can be increased, high speed operation is also possible.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a differential amplifier circuit according to a first embodiment of the present invention.
FIG. 2 is a characteristic diagram of an input offset voltage of the differential amplifier circuit of FIG.
3 is a circuit diagram of a differential amplifier circuit in which the polarity of the transistor in FIG. 1 is reversed.
4 is a characteristic diagram of an input offset voltage of the differential amplifier circuit of FIG. 3;
FIG. 5 is a circuit diagram of a differential amplifier circuit according to a second embodiment of the present invention.
6 is a characteristic diagram of an input offset voltage of the differential amplifier circuit of FIG. 5;
7 is a circuit diagram of a differential amplifier circuit in which the polarity of the transistor in FIG. 5 is reversed.
8 is a characteristic diagram of an input offset voltage of the differential amplifier circuit of FIG.
FIG. 9 is a circuit diagram of a differential amplifier circuit according to first and second prior arts.
10 is a characteristic diagram of an input offset voltage of the differential amplifier circuit of FIG. 9;
11 is a circuit diagram of a differential amplifier circuit in which the polarity of the transistor in FIG. 9 is reversed.
12 is a characteristic diagram of an input offset voltage of the differential amplifier circuit of FIG.
FIG. 13 is a circuit diagram of a third conventional differential amplifier circuit;
14 is a characteristic diagram of an input offset voltage of the differential amplifier circuit of FIG. 13;
15 is a circuit diagram of a differential amplifier circuit in which the polarity of the transistor in FIG. 13 is reversed.
16 is a characteristic diagram of an input offset voltage of the differential amplifier circuit of FIG. 15;
FIG. 17 is a circuit diagram of a differential amplifier circuit according to a fourth conventional technique.
18 is a characteristic diagram of an input offset voltage of the differential amplifier circuit of FIG.
FIG. 19 is a voltage characteristic diagram of a node TOP of each differential amplifier circuit having a differential pair of p-type MOS transistors.
FIG. 20 is a voltage characteristic diagram of a node TOP of each differential amplifier circuit having a differential pair of n-type MOS transistors.
FIG. 21 is a Vgs-Ids characteristic diagram of a MOS transistor.
FIG. 22 is a frequency characteristic diagram of gain of the differential amplifier circuit;
FIG. 23 is an input / output waveform diagram of the differential amplifier circuit;
[Explanation of symbols]
100A, 100A ′, 100B, 100B ′, 100C, 100C ′, 100D, 100D ′, 100E: differential amplifier circuits 200, 200 ′, 200A: output circuits 300, 300 ′: bias circuits

Claims

ゲートが差動入力端子に接続された第１の閾値電圧のトランジスタ対でなる第１の入力差動対と、ゲートが前記差動入力端子に接続された前記第１の閾値電圧と異なる第２の閾値電圧のトランジスタ対でなる第２の入力差動対と、両入力差動対に共通の電流源トランジスタと、前記第１の入力差動対の各トランジスタのドレインにドレインが接続されたトランジスタ対でなる第１の能動負荷と、前記第２の入力差動対の各トランジスタのドレインにドレインが接続され且つ前記第１の能動負荷の各トランジスタのソースにドレインが接続されたトランジスタ対でなる第２の能動負荷とを具備し、
前記第１，第２の能動負荷の各トランジスタのゲートを、前記第１の入力差動対の一方のトランジスタのドレインに接続し、前記第１の入力差動対の他方のトランジスタのドレインから出力を取り出し、
且つ、前記第２の閾値電圧の絶対値を、前記第１の閾値電圧の絶対値より小さい値に設定したことを特徴とする差動増幅回路。A first input differential pair comprising a first threshold voltage transistor pair having a gate connected to the differential input terminal; and a second different from the first threshold voltage having a gate connected to the differential input terminal. A second input differential pair consisting of a pair of transistors of a threshold voltage, a current source transistor common to both input differential pairs, and a transistor having a drain connected to the drain of each transistor of the first input differential pair A first active load comprising a pair, and a transistor pair having a drain connected to the drain of each transistor of the second input differential pair and a drain connected to the source of each transistor of the first active load A second active load;
The gates of the transistors of the first and second active loads are connected to the drain of one transistor of the first input differential pair, and output from the drain of the other transistor of the first input differential pair. Take out
The differential amplifier circuit is characterized in that the absolute value of the second threshold voltage is set to a value smaller than the absolute value of the first threshold voltage .

請求項１に記載の差動増幅回路において、
前記第１、第２の閾値電圧の絶対値を、前記電流源トランジスタ、前記第１，第２の能動負荷のトランジスタの閾値電圧の絶対値より小さい値に設定したことを特徴とする差動増幅回路。The differential amplifier circuit according to claim 1,
The differential amplification characterized in that absolute values of the first and second threshold voltages are set to values smaller than absolute values of threshold voltages of the current source transistor and the first and second active load transistors. circuit.

請求項１又は２に記載の差動増幅回路において、
前記共通の電流源トランジスタに代えて、前記第１，第２の入力差動対毎に個々に電流源トランジスタを設けたことを特徴とする差動増幅回路。The differential amplifier circuit according to claim 1 or 2,
A differential amplifier circuit , wherein a current source transistor is provided for each of the first and second input differential pairs instead of the common current source transistor .