JPH0469968A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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Abstract
め要約のデータは記録されません。
Description
(グ・イナミック・ソンダノ・・アク1!ス・メー[す
)等の1″導体メエリ装置の製法C,係わる。
絶縁層を形成j2、第1の多結晶゛↓′導体層に61、
るり−ト電極形成t5.た後、(2のゲ〜 (・電極を
マスク2、゛して低濃度ソース/1・゛レイン領域を形
成し゛こ、ゲート電極の側面に絶縁層より成る第1のザ
イドウィ 11□・6形成102、ゲ 1電極11第1
のり・イトつA−)Ii h’、 t−、マスイアと(
、、、、−(ソス、t” t” 1% イ”、、、/
iiQ 域り!lIJシ成する2、ギーj、イ゛、ゲル
1電極、1、第1のサイドつt−ルI : C,’、全
面的Cコ第1の絶H層z7に成1.乙2.)Ha>第1
0斜r;縁面トt、′全面的j1.゛−第:)、の多結
晶゛I″導体層を形成j22、更に、□、の第シ)の多
結晶゛に者体層ij、、:全面的(1,゛第2の紡1、
縁面を形成12、第2シの絶縁層−1,(、:二全白的
C,パ第J(の多結晶?1′導体層を形成j4、た:後
、第;3の解結品゛ト導体層及び第2の綽5縁層昌、r
’:第1(′)4ヤバ・ン/S711 .・ククト]を
火を′〕7諜−)する。イj2“ご二、二の第1θ月−
セバ・′、・タ′:1ン′ろ′り1窓の内周ε、゛絶縁
、ビ・i、+、り成る第20) 41)イ1つA−一一
−ルク:jシ成1,28、゛の第2のづイトウィール各
イjする第1(7) M−へ・バ・′2・タ、1:/夕
・/71窓内の第2の多結晶゛)′−導体層とこ才Iの
+の第1の絶縁層と心、丁、第10)、:キャパシタE
1ンタクト:ご、に連通4る第5:の4ヤバビ/り、−
lンタク1窓を穿設j7ζ、′、第1ルび第2の十→・
バシタコンタクト窓内・!j 、JYんで全面的(7,
二第4の多結晶i+′−導体層を形成する。イの後第4
の多結晶半導体層を所要のバタ〜ン1...−バター7
”ングし2C2、第2の絶縁層及び第2のサイドウメ
〜ルを除去し、た後、第2の多結晶半導体層を所要のバ
タ〜ンにバク・ 1.゛ングして1、!、れとパターニ
ングしまた第4の多結晶半導体層2′より成るキャバ2
′ツタ電極層を形成する。ぞ1,2て、ごのキャパシタ
電極層の表向に誘電体層を形成し2、この誘電体層を介
1)こ全面的ζ、:第5の多結晶“1″6導体層を形成
し、ζこれをパターニングし2て対向電極を形成4゛る
ことにより、半導体装置の入容Y化と歩皆りの向十各は
かる。
ランジスタいわゆるl・ランスフ7・デー14構成する
λ40S(絶縁ゲ・−1・型電界効果l・シンパ2スタ
)と容量とより成るメモリセルが配列されて成る。
かられ、これに伴ってメモリセル面積の縮小化が益^・
要求され′Cいる。例えば16MビットlilRAMや
64MビットDRAMを実現す“るためには、1メモリ
セルの面積を4μm2以1・とする必1P!、があり、
Jの様、な極め−C小さい面積内で、名メT: IJ
4!ル内C3′構成される名1−セパシタやコンタク1
窓を確実に形成12、かつ・トヤバシタの電気容量を充
分に保持する六7・めC=、様々な製造方法及び構造の
提案がなされこいる。
例の製法を第2図Aへ・0の土程図を参照j7こ説明す
る。
とするために、電極層各積層1.c構成φる、いわり)
るスタ・ンク1−・二)ヤバ・ンタ型の011 A 1
1を得る場合−ご、l−述したよ・)な微細なメ+すp
ルを得るために、。マスク合わ1↓裕度を軽減する5A
C(セルフ・アライ、メント 1:/タタト)法を採用
j7.た場合を示す。
る基体(1)トに、例えば熱酸化等によ2.て厚いS
i、 02等より成る素イ分離層(2)いわゆる1、、
、OCOSを形成し2.4更に熱酸化等じより薄いデー
l−絶縁層(3)を形成する。
抗多結晶Si層及び5iOz層を積層してどれは2所要
のバターンにパターニングして、例えば対のトランスフ
ァ・ゲート・トランジスタを構成する対のゲート電極(
4)及び絶縁層(35A)を形成する。次にこのゲート
電極(4)と絶縁層(35A)とをマスクとして第1導
電型例えばn型のAs等の不純物を低濃度に注入して、
対のメモリセルのトランスファ・ゲート・トランジスタ
の各−・方の第1の低濃度ソース/ドレイン領域(5八
)と、共通の第2の低濃度ソース/ドレイン領域(5B
)を形成する。
成る絶縁M (35B)を被着する。
するまでRIE(反応性イオンエツチング)等の異方性
エツチングを行う。このとき、ゲート電極(4)及び絶
縁層(35A)の側面では、絶縁層の厚さが実質的に大
となっているためにエツチング除去されず、サイドウオ
ール(355)が形成され、同図において、対のゲート
電極(4)間のサイドウオール(35S)間に開口(3
5C)を形成すると共に、両ゲート電極(4)の外側の
サイドウオール(35S) と厚い素子分離層(2)
との間に開口(35D)が形成される。この場合、両開
口(35C)及び(35D)内に絶縁層(35B)が残
ることがないようにオーバー・エツチングされる。
s等の不純物を注入して第1及び第2のソース/l・レ
イン領域(7八)及び(7B)を形成する。
S)を通じて、キャパシタを接続形成すべき所定のソー
ス/ドレイン領域(7八)上を含んで、全面的に例えば
低比抵抗多結晶Si層を被着し、これをフォトリソグラ
フィ等の適用により所要のパターンにパターニングして
キャパシタ電極(14)を得る。
5iO□より成る誘電体層(15)を全面的に被着し、
更にこの誘電体層(15)を介して例えば低比抵抗多結
晶Si層を被着した後、これを所要のパターンにパター
ニングして、対向電極(16)を形成する。
gより成る絶縁層(17)をCVD C化学的気相成長
〕法等によって被着形成し、第2のソース/ドレイン領
域(7B)上に、この絶縁層(17)及び誘電体層(1
5)を貫通してビットコンタクト窓(18)を穿設する
。そしてこのビットコンタクト窓(I8)内を含んで全
面的にAI等より成る配線層(19)即ちビット線を形
成して、半導体装置(30)を得る。
2図りにおける開口<35D)の輻りを比較的小とする
ことができるが、前述したように開口(35C)及び(
35D)を確実に形成するオーバー・エツチングを必要
とするので、このときのRIEによってサイドウオール
(35S)の耐圧特性が低下する恐れがあり、これによ
り歩留りの低下を来していた。
の幅がサイドウオール(35S)間或いはサイドウオー
ル(35S)と素子分離層(2)との間隔によって自己
整合的に規制されるSAC法によらず、開口(35C)
及び(35D)をフォトリソグラフィの適用によってサ
イドウオール(35S)と開口(35C)又は(35D
)との間に所要の間隔を保持させて形成するいわゆるヘ
リラドコンタクト法による場合は、サイドウオール(3
5S)と開口(35C)及び(35D)との間に所要の
間隔が保持されていることによって、耐圧の向上ははか
られるもの、この場合は、フォトリソグラフィ技術の例
えばマスク合わせ裕度等の必要性から生じる限界によっ
て、開口(35D)の幅りを約0.6μm以下とするこ
とができず、メモリセルの専有面積の縮小化を阻害する
。
て、キャパシタ電極を複数のフィン(ひれ)を有する構
造としてその表面積を大とし、1メモリ素子当りの占め
る面積を小とするも、キャパシタの電気容量を充分に得
る構造が提案されている。
のフィンの間の絶縁層を除去する際に、下地層例えば基
体(1)または素子分離層(2)等がダメージを受ける
ことを回避するために、例えばSiNより成る絶縁層を
設けている。しかしながらこのSiN層による歪みや応
力によって、フィン構造のキャパシタ電極が折れ易くな
り、歩留りの低下及び生産性の低下を来していた。
の低下を回避するとともに、上述したような】メモリ素
子当りの面積の縮小化即ち半導体装置の大容量化をはか
り、歩留り及び生産性の向上をはかる。
の工程図に示す。
を形成する工程と、第1の多結晶半導体層によるゲート
電極(4)の形成工程と、このゲート電極(4)をマス
クとして低濃度ソース/ドレイン領域(5A)及び(5
B)を形成する工程と、第1図Bに示すように、ゲート
電極(4)の側面に絶縁層より成る第1のサイドウオー
ル(6S)を形成する工程と、主としてゲート電極(4
)と第1のサイドウオール(6S)とをマスクとしてソ
ース/ドレイン領域(7A)及び(7B)を形成する工
程と、第1図Cに示すように、ゲート電極(4)と第1
のサイドウオール(6S)上に全面的に第1の絶縁層(
8)を形成する工程と、この第1の絶縁層(8)上に全
面的Gこ第2の多結晶半導体層(9)を形成する工程と
、第1図りに示すように、第2の多結晶半導体層(9)
上に全面的に第2の絶縁層(10)を形成する工程と、
第2の絶縁層(10)上に全面的に第3の多結晶半導体
層(11)を形成する工程と、第3の多結晶半導体層(
11)及び第2の絶縁層(1,0)とに第1のキャパシ
タコンタクト窓(12A)を穿設する工程と、第1のキ
ャパシタコンタクト窓(12^)の内周に絶縁層より成
る第2のサイト“ウオール(12S)を形成する工程と
、第1図已に示すように、この第2のサイドウオールを
有する第1のキャパシタコンタクト窓(12A)内の第
2の多結晶半導体層(9)とこれの下の第1の絶縁層(
8)とに、第1のキャパシタコンタクト窓(12八)に
連通ずる第2のキャパシタコンタクト窓(12B)を穿
設する工程と、第1及び第2のキャパシタコンタクト窓
(12A)及び(12B)内を含んで全面的に第4の多
結晶半導体層(13)を形成する工程と、第1図Fに示
すように、第4の多結晶半導体層(13)を所要のパタ
ーンにパターニングする工程と、第2の絶縁層(10)
及び第2のサイドウオール(12S)を除去する工程と
、第2の多結晶半導体N(9)を所要のパターンにパタ
ーニングして、これとパターニングした第4の多結晶半
導体層(13)とより成るキャパシタ電極層(14)を
形成する工程と、第1図Gに示すように、このキャパシ
タ電極層(14)の表面に誘電体層(15)を形成する
工程と、誘電体層を介して全面的に第5の多結晶半導体
層を形成してこれをパタニングして対向電極(16)を
形成する工程とをとる。
ート電極(4)の側面に形成される第1のサイドウオー
ル(6S)に対してはその形成時に必ずしも開口即ちキ
ャパシタコンタクト窓を穿設するためのオーバー・エツ
チングを必要としないことから、その耐圧性の向上がは
かられると共に、第2のサイドウオール(12S)を形
成してから第2のキャパシタコンタクト窓(12B)の
穿設がなされることから、第1のサイドウオール(6S
)は充分な耐圧を保持することができる。
ン領域(7A)とのコンタクト窓(12B) は、第1
のサイドウオール(6S)上に設けられる第2のサイド
ウオール(12S)をマスクとして、いわり)るSΔC
法によって形成されるため、例えばフォトリングラフィ
技術の搬界以下の間隔をもってコンタクト窓を形成する
ことができ、これによって1メモリ素子の面積を縮小化
することができ、半導体装置の大容量化をはかることが
できる。
ってオーバー・エツチングを行っても第1のサイドウオ
ール(6S)は第2のサイドウオール(12S)Lこよ
って保護されているので、その耐圧特性が低下すること
なく、前述したヘリラド・コンタクト法による場合の特
徴をも兼備して成る。
14)は第2及び第4の多結晶半導体層(9)及び(1
3)による複数のフィン構造をとるため、lメモリ素子
当りのキャパシタの電気容量の増大化をはかることがで
きる。
形成するに当って、第2の絶縁層(1,0)及び第2の
サイドウオール(]、、2 S) を除去する際に、
第2の多結晶半導体層(9)が下地層や基体(1)を全
面的に覆っているため、下地層即ち第1の絶縁N(8)
、素子分離層(2)等をSiN等の他の絶縁層によって
保護する必要がない。このため、このような絶縁層によ
って生じていた応力等による影響を受けることがなく、
安定してキャパシタ電極を形成することができ、生産性
の向上をはかることができる。
る半導体装置特にDRAMの製法の一例を詳細に説明す
る。
単結晶より成る基体(1)の第1導電型例えばp型の基
体領域上に、対のメモリセルを構成する第2導電型例え
ばnチャンネルMO3の一方のソース/ドレイン領域を
共通に形成した場合を示す。
り、各メモリセル間を分離する素子分離層いわゆるL
a c o s、(3)は同様に例えば熱酸化によって
形成した薄膜SiO2より成るゲート絶縁層、(4)は
例えば低比抵抗多結晶5iJlを所要のパターンにパタ
ーニングして形成したゲート電極で、このデー1−電極
(4)をマスクとして、n型不純物例えばAsをイオン
注入して第1及び第2の低濃度ソース/ドレイン領域(
5^)及び(5B)を形成する。
て全面的に例えばSiO□より成る厚い絶縁層をCVD
法等により形成した後、RIE等の異方性エツチングを
行ってゲート電極(4)の側面に第1のサイト“ウオー
ル(6S)を形成する。この場合各ソース/ドレイン領
域(5八)及び(5B)上に多少の絶縁層が残存しても
よいことから、第1のサイドウオール(6S)の形成に
は、オーバー・エツチングを必要としない。そしてこの
第1のサイドウオール(6S)、ゲート電極(4)及び
□素子分離層(2)をマスクとしてn型不純物例えばP
をイオン注入して第1及び第2のソース/ドレイン領域
(7A)及び(7B)を形成する。
り成る第1の絶縁層(8)を例えばTE01 (テトラ
エチル・オルソシリケート)による緻密性に優れたSi
O□層として形成した後、全面的に例えば低比抵抗多結
晶Si層より成る第2の多結晶半導体層(9)を被着す
る。
(9)上に全面的にSiO!等より成る第2の絶縁層(
10)を形成し°、更に例えば低比抵抗多結晶Si層よ
り成る第3の多結晶半導体層(11)を形成した後、例
えばフォトリソグラフィの適用によって、この第2の絶
縁層(10)及び第3の多結晶半導体層(11)を所要
のパターンにパターニングして第1のキャパシタコンタ
クト窓(12Δ)を形成する。そして第1のキャパシタ
コンタクト窓(12A)内に絶縁層例えば5in2より
成る第2のサイドウオール(12S)ヲ形成する。この
第2のサイドウオール(12S)は、例えば第1のキャ
パシタコンタクト窓(12^)内を含んで全面的にSi
O□層をCVD法等により被着した後、第3の多結晶半
導体層(11)の表面が露出するまでRIE等の異方性
エツチングを行って形成する。
ル(12s)をマスクとして例えばRIE等の異方性エ
ツチングを行って、第1のキャパシタコンタクト窓(1
2A)内の第2の多結晶半導体層(9)を除去した後、
続いて第1の絶縁層(8)に対するライトエツチングを
行って、第2のキャパシタコンタクト窓(12B)を穿
設する。このエツチングによって第3の多結晶半導体層
(11)は除去される。そしてこの第2のキャパシタコ
ンタクト窓(12B)内を含んで全面的に低比抵抗多結
晶Si等より成る第4の多結晶半導体層(13)を被着
する。
、その幅lが第1のサイドウオーツ喧6S)の幅より小
となるように設計する。
13)をフォトリソグラフィの適用によって所要のパタ
ーンにパターニングし、更に第2の絶縁層(10)及び
第2のサイドウオール(1,23)を等方性エツチング
により除去した後、第2の多結晶半導体層(9)を第4
の多結晶半導体層(13)と同様のパターンをもってパ
ターニングして、第4の多結晶半導体層(13)と第2
の多結晶半導体層(10)とより成る、いわゆる2重フ
ィン構造のキャパシタ電極(14)を形成する。
り成る誘電体層(15)を全面的に被着した後、低比抵
抗多結晶Si層よりなる第5の多結晶半導体層(1,6
A)を全面的に被着した後これを所要のパターンにパタ
ーニングして対向電極(16)を形成する。
る絶縁層(17)を被着形成した後、第2のソース/ト
レイン領域(7B)上にピッI−線を接続するビ・7ト
コンタクト窓(18)をRIE等の異方性エツチングに
より穿設する。更に絶縁層(17)に対する低温溶融化
を行ってそのビットコンタクト窓(18)の角部をなだ
らかにした後、スパッタ等によりビットコンタクト窓(
18)内を埋め込むようにへ!等より成る配線層(19
)を形成して、半導体装置(30)を得る。
サイドウオール(6S)がRIEによるオーバー・エツ
チングを受けないため、充分な耐圧を有するMOSを構
成することができる。
法によって穿設することできるため、第1図Gに示すよ
うに、第2のキャパシタコンタクト窓(12B)の輻p
を約0.2μmとすることができ、従来の例えばフォト
リソグラフィの適用によりコンタクト窓を形成した場合
の0.6μmに比して、格段に小とすることができ、従
って、1メモリ素子当りの面積の縮小化をはかることが
できる。
のキャパシタ電極(14)を得ることができ、■メモリ
素子溝たりの面積を小としても、充分電気容量を保持す
ることができる。
形成した後、これの下の第2の絶縁層(10)及び第2
のサイドウオール(125)をエツチング除去する際の
エツチング・ストッパーは、第2の多結晶半導体層(1
9)となる。このため、下地層の例えば基体や素子分離
層(2)等が歪みを受けることなくフィン構造のキャパ
シタ電極(14)を形成することができる。
ート電極(4)の側面に形成される第1のサイドウオー
ル(6S)に対してはその形成時にオーバー・エツチン
グを必要としないことから、その耐圧性の向上がばから
れると共に、第2のサイドウオール(12s)を形成し
てから第2のキャパシタコンタクト窓(12B)の穿設
がなされることから、第Jのサイドウオール(6S)は
充分な耐圧を保持することができる。
ン領域(7A)とのコンタクト窓(12B)は、いわゆ
るSAC法によって形成されるため、例えばフォトリソ
グラフィ技術の限界以下の間隔をもってコンタクト窓を
形成することができ、これによって1メモリ素子の面積
を縮小化することができ、半導体装置の大容量化をはか
ることができる。
ってオーバー・エツチングを行っても第1のサイドウオ
ール(6S)は第2のサイドウオール(12S)によっ
て保護されているので2.その耐圧特性が低下すること
なく、前述したベリラド・コンタクト法による場合の特
徴をも兼備し7て成る。
ール(125)を除去する際に、第2の多結晶半導体層
(9)が下地層や基体を全面的に覆っているため、下地
層即ち第1の絶縁層(8)、素子分離層(2)等が応力
等による影響を受けることがな(、フィン構造のキャパ
シタ電極を安定して形成することができるため、フィン
構造によって1メモリ素子当たりの電気容量を充分に保
持すると共に、生産性の向上をはかることができる。
造工程図、第2図A−Gは従来の半導体装置の製法を示
す製造工程図である。 (])は基体、(2)は素子分離層、(3)はゲート絶
縁層、(4)はゲート電極、(5A)及び(5B)は第
1及び第2の低濃度ソース/ドレイン領域、(6S)は
第1のサイドウオール、(7A)及び(78)は第1及
び第2のソース/ドレイン領域、(8)は第1の絶縁層
、(9)は第2の多結晶半導体層、(10)は第2の絶
縁層、(11)は第3の多結晶半導体層、(12^)は
第1のキャパシタコンタクト窓、(1,23)は第2の
サイドウオール、(1,2B)は第2のキャパシタコン
タクト窓、(13)は第4の多結晶半導体層、(14)
はキャパシタ電極層、(15)は誘電体層、(16)は
対向電極、(17)は絶縁層、(18)はビットコンタ
クト窓、(19)は配線層、(35A)は絶縁層、(3
5B)は絶縁層、(35C)及び(35D)は開口、(
35S)はサイドウオール、(30)は半導体装置であ
る。
Claims (1)
- 【特許請求の範囲】 ゲート絶縁層を形成する工程と、 第1の多結晶半導体層によるゲート電極形成工程と、 該ゲート電極をマスクとして低濃度ソース/ドレイン領
域を形成する工程と、 該ゲート電極の側面に絶縁層より成る第1のサイドウォ
ールを形成する工程と、 上記ゲート電極と上記第1のサイドウォールとをマスク
としてソース/ドレイン領域を形成する工程と、 該ゲート電極と上記第1のサイドウォール上に全面的に
第1の絶縁層を形成する工程と、該第1の絶縁層上に全
面的に第2の多結晶半導体層を形成する工程と、 該第2の多結晶半導体層上に全面的に第2の絶縁層を形
成する工程と、 該第2の絶縁層上に全面的に第3の多結晶半導体層を形
成する工程と、 該第3の多結晶半導体層及び第2の絶縁層とに第1のキ
ャパシタコンタクト窓を穿設する工程と、該第1のキャ
パシタコンタクト窓の内周に絶縁層より成る第2のサイ
ドウォールを形成する工程と、 該第2のサイドウォールを有する第1のキャパシタコン
タクト窓内の第2の多結晶半導体層とこれの下の第1の
絶縁層とに、上記第1のキャパシタコンタクト窓に連通
する第2のキャパシタコンタクト窓を穿設する工程と、 該第1及び第2のキャパシタコンタクト窓内を含んで全
面的に第4の多結晶半導体層を形成する工程と、 該第4の多結晶半導体層を所要のパターンにパターニン
グする工程と、 上記第2の絶縁層及び第2のサイドウォールを除去する
工程と、 該第2の多結晶半導体層を所要のパターンにパターニン
グして、これと上記パターニングした第4の多結晶半導
体層とより成るキャパシタ電極層を形成する工程と、 該キャパシタ電極層の表面に誘電体層を形成する工程と
、 該誘電体層を介して全面的に第5の多結晶半導体層を形
成してこれをパターニングして対向電極を形成する工程
と をとることを特徴とする半導体装置の製法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2182071A JP2890716B2 (ja) | 1990-07-10 | 1990-07-10 | 半導体装置の製法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2182071A JP2890716B2 (ja) | 1990-07-10 | 1990-07-10 | 半導体装置の製法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0469968A true JPH0469968A (ja) | 1992-03-05 |
JP2890716B2 JP2890716B2 (ja) | 1999-05-17 |
Family
ID=16111844
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2182071A Expired - Lifetime JP2890716B2 (ja) | 1990-07-10 | 1990-07-10 | 半導体装置の製法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2890716B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6878594B2 (en) | 1997-07-16 | 2005-04-12 | Fujitsu Limited | Semiconductor device having an insulation film with reduced water content |
-
1990
- 1990-07-10 JP JP2182071A patent/JP2890716B2/ja not_active Expired - Lifetime
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6878594B2 (en) | 1997-07-16 | 2005-04-12 | Fujitsu Limited | Semiconductor device having an insulation film with reduced water content |
US7232720B2 (en) | 1997-07-16 | 2007-06-19 | Fujitsu Limited | Method for fabricating a semiconductor device having an insulation film with reduced water content |
US7422942B2 (en) | 1997-07-16 | 2008-09-09 | Fujitsu Limited | Method for fabricating a semiconductor device having an insulation film with reduced water content |
Also Published As
Publication number | Publication date |
---|---|
JP2890716B2 (ja) | 1999-05-17 |
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