JPH0469968A - 半導体装置の製法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分−ｒｎ 本発明は、崖導体′！Ａ装置１、特に例えばＤＲＡＭ　
（グ・イナミック・ソンダノ・・アク１！ス・メー［す
）等の１″導体メエリ装置の製法Ｃ，係わる。

［発明の概要］ 本発明は、゛１′導体装置の製法に係わり、ゲ・　Ｉ・
絶縁層を形成ｊ２、第１の多結晶゛↓′導体層に６１、
るり−ト電極形成ｔ５．た後、（２のゲ〜　（・電極を
マスク２、゛して低濃度ソース／１・゛レイン領域を形
成し゛こ、ゲート電極の側面に絶縁層より成る第１のザ
イドウィ　１１□・６形成１０２、ゲ　１電極１１第１
のり・イトつＡ−）Ｉｉ　ｈ’、　ｔ−、マスイアと（
、、、、−（ソス、ｔ”　ｔ”　１％　イ”、、、／　
ｉｉＱ　域り！ｌＩＪシ成する２、ギーｊ、イ゛、ゲル
１電極、１、第１のサイドつｔ−ルＩ　：　Ｃ，’、全
面的Ｃコ第１の絶Ｈ層ｚ７に成１．乙２．）Ｈａ＞第１
０斜ｒ；縁面トｔ、′全面的ｊ１．゛−第：）、の多結
晶゛Ｉ″導体層を形成ｊ２２、更に、□、の第シ）の多
結晶゛に者体層ｉｊ、、：全面的（１，゛第２の紡１、
縁面を形成１２、第２シの絶縁層−１，（、：二全白的
Ｃ，パ第Ｊ（の多結晶？１′導体層を形成ｊ４、た：後
、第；３の解結品゛ト導体層及び第２の綽５縁層昌、ｒ
’：第１（′）４ヤバ・ン／Ｓ７１１　．・ククト］を
火を′〕７諜−）する。イｊ２“ご二、二の第１θ月−
セバ・′、・タ′：１ン′ろ′り１窓の内周ε、゛絶縁
、ビ・ｉ、＋、り成る第２０）　４１）イ１つＡ−一一
−ルク：ｊシ成１，２８、゛の第２のづイトウィール各
イｊする第１（７）　Ｍ−へ・バ・′２・タ、１：／夕
・／７１窓内の第２の多結晶゛）′−導体層とこ才Ｉの
＋の第１の絶縁層と心、丁、第１０）、：キャパシタＥ
１ンタクト：ご、に連通４る第５：の４ヤバビ／り、−
ｌンタク１窓を穿設ｊ７ζ、′、第１ルび第２の十→・
バシタコンタクト窓内・！ｊ　、ＪＹんで全面的（７，
二第４の多結晶ｉ＋′−導体層を形成する。イの後第４
の多結晶半導体層を所要のバタ〜ン１．．．−バター７
”ングし２Ｃ２、第２の絶縁層及び第２のサイドウメ　
〜ルを除去し、た後、第２の多結晶半導体層を所要のバ
タ〜ンにバク・　１．゛ングして１、！、れとパターニ
ングしまた第４の多結晶半導体層２′より成るキャバ２
′ツタ電極層を形成する。ぞ１，２て、ごのキャパシタ
電極層の表向に誘電体層を形成し２、この誘電体層を介
１）こ全面的ζ、：第５の多結晶“１″６導体層を形成
し、ζこれをパターニングし２て対向電極を形成４゛る
ことにより、半導体装置の入容Ｙ化と歩皆りの向十各は
かる。

〔従来の技術〕

半導体装置の１１１　ＲＡ　Ｐｌは、スイッチング・ト
ランジスタいわゆるｌ・ランスフ７・デー１４構成する
λ４０Ｓ（絶縁ゲ・−１・型電界効果ｌ・シンパ２スタ
）と容量とより成るメモリセルが配列されて成る。

近年、この上・）な１″導体装置の大メモリ容￥化がは
かられ、これに伴ってメモリセル面積の縮小化が益＾・
要求され′Ｃいる。例えば１６ＭビットｌｉｌＲＡＭや
６４ＭビットＤＲＡＭを実現す“るためには、１メモリ
セルの面積を４μｍ２以１・とする必１Ｐ！、があり、
Ｊの様、な極め−Ｃ小さい面積内で、名メＴ：　ＩＪ　
４！ル内Ｃ３′構成される名１−セパシタやコンタク１
窓を確実に形成１２、かつ・トヤバシタの電気容量を充
分に保持する六７・めＣ＝、様々な製造方法及び構造の
提案がなされこいる。

、二のよ・）な（Ｉ来の半導体装置１１　ＲＡ　Ｍの一
例の製法を第２図Ａへ・０の土程図を参照ｊ７こ説明す
る。

この例では、４ヤバシタを構成する電極層の表面積夕人
とするために、電極層各積層１．ｃ構成φる、いわり）
るスタ・ンク１−・二）ヤバ・ンタ型の０１１　Ａ　１
１を得る場合−ご、ｌ−述したよ・）な微細なメ＋すｐ
ルを得るために、。マスク合わ１↓裕度を軽減する５Ａ
Ｃ（セルフ・アライ、メント　１：／タタト）法を採用
ｊ７．た場合を示す。

先ず第２図へ〇ご示す、１、・）に、Ｓｉ等、４ミリ成
る基体（１）トに、例えば熱酸化等によ２．て厚いＳ　
ｉ、　０２等より成る素イ分離層（２）いわゆる１、、
、ＯＣＯＳを形成し２．４更に熱酸化等じより薄いデー
ｌ−絶縁層（３）を形成する。

イし７″“こ第２図Ｂに示づよう（、こ、例犬ば低比抵
抗多結晶Ｓｉ層及び５ｉＯｚ層を積層してどれは２所要
のバターンにパターニングして、例えば対のトランスフ
ァ・ゲート・トランジスタを構成する対のゲート電極（
４）及び絶縁層（３５Ａ）を形成する。次にこのゲート
電極（４）と絶縁層（３５Ａ）とをマスクとして第１導
電型例えばｎ型のＡｓ等の不純物を低濃度に注入して、
対のメモリセルのトランスファ・ゲート・トランジスタ
の各−・方の第１の低濃度ソース／ドレイン領域（５八
）と、共通の第２の低濃度ソース／ドレイン領域（５Ｂ
）を形成する。

そして第２図Ｃに示すように、全面的にＳｉＯ□等より
成る絶縁Ｍ　（３５Ｂ）を被着する。

この後第２図りに示すように、基体（１）の表面が露出
するまでＲＩＥ（反応性イオンエツチング）等の異方性
エツチングを行う。このとき、ゲート電極（４）及び絶
縁層（３５Ａ）の側面では、絶縁層の厚さが実質的に大
となっているためにエツチング除去されず、サイドウオ
ール（３５５）が形成され、同図において、対のゲート
電極（４）間のサイドウオール（３５Ｓ）間に開口（３
５Ｃ）を形成すると共に、両ゲート電極（４）の外側の
サイドウオール（３５Ｓ）　　と厚い素子分離層（２）
との間に開口（３５Ｄ）が形成される。この場合、両開
口（３５Ｃ）及び（３５Ｄ）内に絶縁層（３５Ｂ）が残
ることがないようにオーバー・エツチングされる。

そしてこれら開口（３５Ｃ）及び（３５Ｄ）を通じてＡ
ｓ等の不純物を注入して第１及び第２のソース／ｌ・レ
イン領域（７八）及び（７Ｂ）を形成する。

その後、第２図Ｅに示すように、サイドウオール（３５
Ｓ）を通じて、キャパシタを接続形成すべき所定のソー
ス／ドレイン領域（７八）上を含んで、全面的に例えば
低比抵抗多結晶Ｓｉ層を被着し、これをフォトリソグラ
フィ等の適用により所要のパターンにパターニングして
キャパシタ電極（１４）を得る。

そして第２図Ｆに示すように、例えばＳｉＯ□５ｉＮ−
５ｉＯ□より成る誘電体層（１５）を全面的に被着し、
更にこの誘電体層（１５）を介して例えば低比抵抗多結
晶Ｓｉ層を被着した後、これを所要のパターンにパター
ニングして、対向電極（１６）を形成する。

次に第２図Ｇに示すように、全面的に例えば厚膜Ｓｉｎ
ｇより成る絶縁層（１７）をＣＶＤ　Ｃ化学的気相成長
〕法等によって被着形成し、第２のソース／ドレイン領
域（７Ｂ）上に、この絶縁層（１７）及び誘電体層（１
５）を貫通してビットコンタクト窓（１８）を穿設する
。そしてこのビットコンタクト窓（Ｉ８）内を含んで全
面的にＡＩ等より成る配線層（１９）即ちビット線を形
成して、半導体装置（３０）を得る。

このようなＳＡＣ法による半導体装置では、上述した第
２図りにおける開口＜３５Ｄ）の輻りを比較的小とする
ことができるが、前述したように開口（３５Ｃ）及び（
３５Ｄ）を確実に形成するオーバー・エツチングを必要
とするので、このときのＲＩＥによってサイドウオール
（３５Ｓ）の耐圧特性が低下する恐れがあり、これによ
り歩留りの低下を来していた。

また、上述したような、開口（３５Ｃ）及び（３５Ｄ）
の幅がサイドウオール（３５Ｓ）間或いはサイドウオー
ル（３５Ｓ）と素子分離層（２）との間隔によって自己
整合的に規制されるＳＡＣ法によらず、開口（３５Ｃ）
及び（３５Ｄ）をフォトリソグラフィの適用によってサ
イドウオール（３５Ｓ）と開口（３５Ｃ）又は（３５Ｄ
）との間に所要の間隔を保持させて形成するいわゆるヘ
リラドコンタクト法による場合は、サイドウオール（３
５Ｓ）と開口（３５Ｃ）及び（３５Ｄ）との間に所要の
間隔が保持されていることによって、耐圧の向上ははか
られるもの、この場合は、フォトリソグラフィ技術の例
えばマスク合わせ裕度等の必要性から生じる限界によっ
て、開口（３５Ｄ）の幅りを約０．６μｍ以下とするこ
とができず、メモリセルの専有面積の縮小化を阻害する
。

更にまた、スタソクト・キャパシタ型のＤＲＡＭにおい
て、キャパシタ電極を複数のフィン（ひれ）を有する構
造としてその表面積を大とし、１メモリ素子当りの占め
る面積を小とするも、キャパシタの電気容量を充分に得
る構造が提案されている。

このようなフィン構造のＤＲＡＭの製法において、複数
のフィンの間の絶縁層を除去する際に、下地層例えば基
体（１）または素子分離層（２）等がダメージを受ける
ことを回避するために、例えばＳｉＮより成る絶縁層を
設けている。しかしながらこのＳｉＮ層による歪みや応
力によって、フィン構造のキャパシタ電極が折れ易くな
り、歩留りの低下及び生産性の低下を来していた。

［発明が解決しようとする課題］ 本発明は、上述した問題を解決して、半導体装置の特性
の低下を回避するとともに、上述したような】メモリ素
子当りの面積の縮小化即ち半導体装置の大容量化をはか
り、歩留り及び生産性の向上をはかる。

〔課題を解決するための手段〕

本発明による半導体装置の製法の一例を、第１図Ａ−Ｇ
の工程図に示す。

本発明は、第１図Ａに示すように、ゲート絶縁層（３）
を形成する工程と、第１の多結晶半導体層によるゲート
電極（４）の形成工程と、このゲート電極（４）をマス
クとして低濃度ソース／ドレイン領域（５Ａ）及び（５
Ｂ）を形成する工程と、第１図Ｂに示すように、ゲート
電極（４）の側面に絶縁層より成る第１のサイドウオー
ル（６Ｓ）を形成する工程と、主としてゲート電極（４
）と第１のサイドウオール（６Ｓ）とをマスクとしてソ
ース／ドレイン領域（７Ａ）及び（７Ｂ）を形成する工
程と、第１図Ｃに示すように、ゲート電極（４）と第１
のサイドウオール（６Ｓ）上に全面的に第１の絶縁層（
８）を形成する工程と、この第１の絶縁層（８）上に全
面的Ｇこ第２の多結晶半導体層（９）を形成する工程と
、第１図りに示すように、第２の多結晶半導体層（９）
上に全面的に第２の絶縁層（１０）を形成する工程と、
第２の絶縁層（１０）上に全面的に第３の多結晶半導体
層（１１）を形成する工程と、第３の多結晶半導体層（
１１）及び第２の絶縁層（１，０）とに第１のキャパシ
タコンタクト窓（１２Ａ）を穿設する工程と、第１のキ
ャパシタコンタクト窓（１２＾）の内周に絶縁層より成
る第２のサイト“ウオール（１２Ｓ）を形成する工程と
、第１図已に示すように、この第２のサイドウオールを
有する第１のキャパシタコンタクト窓（１２Ａ）内の第
２の多結晶半導体層（９）とこれの下の第１の絶縁層（
８）とに、第１のキャパシタコンタクト窓（１２八）に
連通ずる第２のキャパシタコンタクト窓（１２Ｂ）を穿
設する工程と、第１及び第２のキャパシタコンタクト窓
（１２Ａ）及び（１２Ｂ）内を含んで全面的に第４の多
結晶半導体層（１３）を形成する工程と、第１図Ｆに示
すように、第４の多結晶半導体層（１３）を所要のパタ
ーンにパターニングする工程と、第２の絶縁層（１０）
及び第２のサイドウオール（１２Ｓ）を除去する工程と
、第２の多結晶半導体Ｎ（９）を所要のパターンにパタ
ーニングして、これとパターニングした第４の多結晶半
導体層（１３）とより成るキャパシタ電極層（１４）を
形成する工程と、第１図Ｇに示すように、このキャパシ
タ電極層（１４）の表面に誘電体層（１５）を形成する
工程と、誘電体層を介して全面的に第５の多結晶半導体
層を形成してこれをパタニングして対向電極（１６）を
形成する工程とをとる。

〔作用〕

上述したように、本発明半導体装置の製法によれば、ゲ
ート電極（４）の側面に形成される第１のサイドウオー
ル（６Ｓ）に対してはその形成時に必ずしも開口即ちキ
ャパシタコンタクト窓を穿設するためのオーバー・エツ
チングを必要としないことから、その耐圧性の向上がは
かられると共に、第２のサイドウオール（１２Ｓ）を形
成してから第２のキャパシタコンタクト窓（１２Ｂ）の
穿設がなされることから、第１のサイドウオール（６Ｓ
）は充分な耐圧を保持することができる。

更に、キャパシタ電極（１４）と第１のソース／ドレイ
ン領域（７Ａ）とのコンタクト窓（１２Ｂ）　は、第１
のサイドウオール（６Ｓ）上に設けられる第２のサイド
ウオール（１２Ｓ）をマスクとして、いわり）るＳΔＣ
法によって形成されるため、例えばフォトリングラフィ
技術の搬界以下の間隔をもってコンタクト窓を形成する
ことができ、これによって１メモリ素子の面積を縮小化
することができ、半導体装置の大容量化をはかることが
できる。

更にこのキャパシタコンタクト窓（１２Ｓ）の形成に当
ってオーバー・エツチングを行っても第１のサイドウオ
ール（６Ｓ）は第２のサイドウオール（１２Ｓ）Ｌこよ
って保護されているので、その耐圧特性が低下すること
なく、前述したヘリラド・コンタクト法による場合の特
徴をも兼備して成る。

更にまた上述の本発明製法によれば、キャパシタ電極（
１４）は第２及び第４の多結晶半導体層（９）及び（１
３）による複数のフィン構造をとるため、ｌメモリ素子
当りのキャパシタの電気容量の増大化をはかることがで
きる。

またこのようなフィン構造のキャパシタ電極（１４）を
形成するに当って、第２の絶縁層（１，０）及び第２の
サイドウオール（］、、２　Ｓ）　　を除去する際に、
第２の多結晶半導体層（９）が下地層や基体（１）を全
面的に覆っているため、下地層即ち第１の絶縁Ｎ（８）
、素子分離層（２）等をＳｉＮ等の他の絶縁層によって
保護する必要がない。このため、このような絶縁層によ
って生じていた応力等による影響を受けることがなく、
安定してキャパシタ電極を形成することができ、生産性
の向上をはかることができる。

〔実施例〕

以下第１図Ａ−Ｇの製造工程図を参照して、本発明によ
る半導体装置特にＤＲＡＭの製法の一例を詳細に説明す
る。

この例においては、第１図Ａに示すように、例えばＳｉ
単結晶より成る基体（１）の第１導電型例えばｐ型の基
体領域上に、対のメモリセルを構成する第２導電型例え
ばｎチャンネルＭＯ３の一方のソース／ドレイン領域を
共通に形成した場合を示す。

（２）は例えば熱酸化によって形成したＳｉｎｇより成
り、各メモリセル間を分離する素子分離層いわゆるＬ　
ａ　ｃ　ｏ　ｓ、（３）は同様に例えば熱酸化によって
形成した薄膜ＳｉＯ２より成るゲート絶縁層、（４）は
例えば低比抵抗多結晶５ｉＪｌを所要のパターンにパタ
ーニングして形成したゲート電極で、このデー１−電極
（４）をマスクとして、ｎ型不純物例えばＡｓをイオン
注入して第１及び第２の低濃度ソース／ドレイン領域（
５＾）及び（５Ｂ）を形成する。

次に第１図Ｂに示すように、ゲート電極（４）上を覆っ
て全面的に例えばＳｉＯ□より成る厚い絶縁層をＣＶＤ
法等により形成した後、ＲＩＥ等の異方性エツチングを
行ってゲート電極（４）の側面に第１のサイト“ウオー
ル（６Ｓ）を形成する。この場合各ソース／ドレイン領
域（５八）及び（５Ｂ）上に多少の絶縁層が残存しても
よいことから、第１のサイドウオール（６Ｓ）の形成に
は、オーバー・エツチングを必要としない。そしてこの
第１のサイドウオール（６Ｓ）、ゲート電極（４）及び
□素子分離層（２）をマスクとしてｎ型不純物例えばＰ
をイオン注入して第１及び第２のソース／ドレイン領域
（７Ａ）及び（７Ｂ）を形成する。

第１図Ｃに示すように、全面的に例えばＳｉＯ□薄膜よ
り成る第１の絶縁層（８）を例えばＴＥ０１　（テトラ
エチル・オルソシリケート）による緻密性に優れたＳｉ
Ｏ□層として形成した後、全面的に例えば低比抵抗多結
晶Ｓｉ層より成る第２の多結晶半導体層（９）を被着す
る。

次に第１図りに示すように、この第２の多結晶半導体層
（９）上に全面的にＳｉＯ！等より成る第２の絶縁層（
１０）を形成し°、更に例えば低比抵抗多結晶Ｓｉ層よ
り成る第３の多結晶半導体層（１１）を形成した後、例
えばフォトリソグラフィの適用によって、この第２の絶
縁層（１０）及び第３の多結晶半導体層（１１）を所要
のパターンにパターニングして第１のキャパシタコンタ
クト窓（１２Δ）を形成する。そして第１のキャパシタ
コンタクト窓（１２Ａ）内に絶縁層例えば５ｉｎ２より
成る第２のサイドウオール（１２Ｓ）ヲ形成する。この
第２のサイドウオール（１２Ｓ）は、例えば第１のキャ
パシタコンタクト窓（１２＾）内を含んで全面的にＳｉ
Ｏ□層をＣＶＤ法等により被着した後、第３の多結晶半
導体層（１１）の表面が露出するまでＲＩＥ等の異方性
エツチングを行って形成する。

そして第１図Ｅに示すように、この第２のサイドウオー
ル（１２ｓ）をマスクとして例えばＲＩＥ等の異方性エ
ツチングを行って、第１のキャパシタコンタクト窓（１
２Ａ）内の第２の多結晶半導体層（９）を除去した後、
続いて第１の絶縁層（８）に対するライトエツチングを
行って、第２のキャパシタコンタクト窓（１２Ｂ）を穿
設する。このエツチングによって第３の多結晶半導体層
（１１）は除去される。そしてこの第２のキャパシタコ
ンタクト窓（１２Ｂ）内を含んで全面的に低比抵抗多結
晶Ｓｉ等より成る第４の多結晶半導体層（１３）を被着
する。

このとき、第２のキャパシタコンタクト窓（１２Ｂ）は
、その幅ｌが第１のサイドウオーツ喧６Ｓ）の幅より小
となるように設計する。

そして第１図Ｆに示すように、第４の多結晶半導体層（
１３）をフォトリソグラフィの適用によって所要のパタ
ーンにパターニングし、更に第２の絶縁層（１０）及び
第２のサイドウオール（１，２３）を等方性エツチング
により除去した後、第２の多結晶半導体層（９）を第４
の多結晶半導体層（１３）と同様のパターンをもってパ
ターニングして、第４の多結晶半導体層（１３）と第２
の多結晶半導体層（１０）とより成る、いわゆる２重フ
ィン構造のキャパシタ電極（１４）を形成する。

次に第１図Ｇに示すように、例えば５ｉＮ−５ｉＯ□よ
り成る誘電体層（１５）を全面的に被着した後、低比抵
抗多結晶Ｓｉ層よりなる第５の多結晶半導体層（１，６
Ａ）を全面的に被着した後これを所要のパターンにパタ
ーニングして対向電極（１６）を形成する。

そして全面的に例えばＡｓドープの低融点ガラスより成
る絶縁層（１７）を被着形成した後、第２のソース／ト
レイン領域（７Ｂ）上にピッＩ−線を接続するビ・７ト
コンタクト窓（１８）をＲＩＥ等の異方性エツチングに
より穿設する。更に絶縁層（１７）に対する低温溶融化
を行ってそのビットコンタクト窓（１８）の角部をなだ
らかにした後、スパッタ等によりビットコンタクト窓（
１８）内を埋め込むようにへ！等より成る配線層（１９
）を形成して、半導体装置（３０）を得る。

このようにして形成した半導体装置（３０）は、第１の
サイドウオール（６Ｓ）がＲＩＥによるオーバー・エツ
チングを受けないため、充分な耐圧を有するＭＯＳを構
成することができる。

また第２のキャパシタコンタクト窓（１２Ｂ）をＳＡＣ
法によって穿設することできるため、第１図Ｇに示すよ
うに、第２のキャパシタコンタクト窓（１２Ｂ）の輻ｐ
を約０．２μｍとすることができ、従来の例えばフォト
リソグラフィの適用によりコンタクト窓を形成した場合
の０．６μｍに比して、格段に小とすることができ、従
って、１メモリ素子当りの面積の縮小化をはかることが
できる。

また、本発明による場合は上述したように、フィン構造
のキャパシタ電極（１４）を得ることができ、■メモリ
素子溝たりの面積を小としても、充分電気容量を保持す
ることができる。

更に、このキャパシタ電極層（１４）の上部のフィンを
形成した後、これの下の第２の絶縁層（１０）及び第２
のサイドウオール（１２５）をエツチング除去する際の
エツチング・ストッパーは、第２の多結晶半導体層（１
９）となる。このため、下地層の例えば基体や素子分離
層（２）等が歪みを受けることなくフィン構造のキャパ
シタ電極（１４）を形成することができる。

〔発明の効果〕

上述したように、本発明半導体装置の製法によれば、ゲ
ート電極（４）の側面に形成される第１のサイドウオー
ル（６Ｓ）に対してはその形成時にオーバー・エツチン
グを必要としないことから、その耐圧性の向上がばから
れると共に、第２のサイドウオール（１２ｓ）を形成し
てから第２のキャパシタコンタクト窓（１２Ｂ）の穿設
がなされることから、第Ｊのサイドウオール（６Ｓ）は
充分な耐圧を保持することができる。

更に、キャパシタ電極（１４）と第１のソース／トレイ
ン領域（７Ａ）とのコンタクト窓（１２Ｂ）は、いわゆ
るＳＡＣ法によって形成されるため、例えばフォトリソ
グラフィ技術の限界以下の間隔をもってコンタクト窓を
形成することができ、これによって１メモリ素子の面積
を縮小化することができ、半導体装置の大容量化をはか
ることができる。

更にこのキャパシタコンタクト窓（１２Ｓ）の形成に当
ってオーバー・エツチングを行っても第１のサイドウオ
ール（６Ｓ）は第２のサイドウオール（１２Ｓ）によっ
て保護されているので２．その耐圧特性が低下すること
なく、前述したベリラド・コンタクト法による場合の特
徴をも兼備し７て成る。

また更に、第２の絶縁層（１０）及び第２のサイドウオ
ール（１２５）を除去する際に、第２の多結晶半導体層
（９）が下地層や基体を全面的に覆っているため、下地
層即ち第１の絶縁層（８）、素子分離層（２）等が応力
等による影響を受けることがな（、フィン構造のキャパ
シタ電極を安定して形成することができるため、フィン
構造によって１メモリ素子当たりの電気容量を充分に保
持すると共に、生産性の向上をはかることができる。

【図面の簡単な説明】

第１図Ａ−Ｇは本発明による半導体装置の製法を示す製
造工程図、第２図Ａ−Ｇは従来の半導体装置の製法を示
す製造工程図である。 （］）は基体、（２）は素子分離層、（３）はゲート絶
縁層、（４）はゲート電極、（５Ａ）及び（５Ｂ）は第
１及び第２の低濃度ソース／ドレイン領域、（６Ｓ）は
第１のサイドウオール、（７Ａ）及び（７８）は第１及
び第２のソース／ドレイン領域、（８）は第１の絶縁層
、（９）は第２の多結晶半導体層、（１０）は第２の絶
縁層、（１１）は第３の多結晶半導体層、（１２＾）は
第１のキャパシタコンタクト窓、（１，２３）は第２の
サイドウオール、（１，２Ｂ）は第２のキャパシタコン
タクト窓、（１３）は第４の多結晶半導体層、（１４）
はキャパシタ電極層、（１５）は誘電体層、（１６）は
対向電極、（１７）は絶縁層、（１８）はビットコンタ
クト窓、（１９）は配線層、（３５Ａ）は絶縁層、（３
５Ｂ）は絶縁層、（３５Ｃ）及び（３５Ｄ）は開口、（
３５Ｓ）はサイドウオール、（３０）は半導体装置であ
る。

Claims (1)

1. 【特許請求の範囲】 ゲート絶縁層を形成する工程と、 第１の多結晶半導体層によるゲート電極形成工程と、 該ゲート電極をマスクとして低濃度ソース／ドレイン領
   域を形成する工程と、 該ゲート電極の側面に絶縁層より成る第１のサイドウォ
   ールを形成する工程と、 上記ゲート電極と上記第１のサイドウォールとをマスク
   としてソース／ドレイン領域を形成する工程と、 該ゲート電極と上記第１のサイドウォール上に全面的に
   第１の絶縁層を形成する工程と、該第１の絶縁層上に全
   面的に第２の多結晶半導体層を形成する工程と、 該第２の多結晶半導体層上に全面的に第２の絶縁層を形
   成する工程と、 該第２の絶縁層上に全面的に第３の多結晶半導体層を形
   成する工程と、 該第３の多結晶半導体層及び第２の絶縁層とに第１のキ
   ャパシタコンタクト窓を穿設する工程と、該第１のキャ
   パシタコンタクト窓の内周に絶縁層より成る第２のサイ
   ドウォールを形成する工程と、 該第２のサイドウォールを有する第１のキャパシタコン
   タクト窓内の第２の多結晶半導体層とこれの下の第１の
   絶縁層とに、上記第１のキャパシタコンタクト窓に連通
   する第２のキャパシタコンタクト窓を穿設する工程と、 該第１及び第２のキャパシタコンタクト窓内を含んで全
   面的に第４の多結晶半導体層を形成する工程と、 該第４の多結晶半導体層を所要のパターンにパターニン
   グする工程と、 上記第２の絶縁層及び第２のサイドウォールを除去する
   工程と、 該第２の多結晶半導体層を所要のパターンにパターニン
   グして、これと上記パターニングした第４の多結晶半導
   体層とより成るキャパシタ電極層を形成する工程と、 該キャパシタ電極層の表面に誘電体層を形成する工程と
   、 該誘電体層を介して全面的に第５の多結晶半導体層を形
   成してこれをパターニングして対向電極を形成する工程
   と をとることを特徴とする半導体装置の製法。