JPH046870A - Manufacture of complementary mos semiconductor device - Google Patents
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は相補型ＭＯＳ半導体装置の製造方法に関し、シ
リコンゲートの如き自己整合プロセスの、より改善され
た方法、およびそれに基づく新きな構造を提供し、微細
化に対応する事を目的としている。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for manufacturing complementary MOS semiconductor devices, and relates to an improved method of self-alignment process such as silicon gate, and a new structure based thereon. The purpose is to provide the following information and respond to miniaturization.
［従来の技術］
ＶＬＳ Ｉで使用されるＭＯＳトランジスターはそのゲ
ート巾が小さくなるに伴い、ドレインにかかる電圧が、
ゲート近ぼって集中し、ゲート電極へのホットキャリヤ
ーの注入により、素子特性の劣化という問題に直面する
ようになった。[Prior art] As the gate width of the MOS transistor used in VLSI becomes smaller, the voltage applied to the drain becomes smaller.
Hot carriers concentrate near the gate and are injected into the gate electrode, leading to the problem of deterioration of device characteristics.
１．２膜ｍ−１，３μｍプロセスからＬＤＤ（Ｌｉｇｈ
ｔ Ｄｏｐｅｄ Ｄｒａｉｎの略、以後ＬＤＤと書く）
構造のトランジスターが主流をしめるようになった。そ
の、主な構造及び製造方法について説明する。1.2 film m-1, LDD (Light
(abbreviation for Doped Drain, hereinafter written as LDD)
transistors have become mainstream. Its main structure and manufacturing method will be explained.
第２図（ａ）〜第２図（ｄ）に工程順の断面略図を示し
以下に従来技術について説明する。FIG. 2(a) to FIG. 2(d) are schematic cross-sectional views of the process steps, and the prior art will be described below.
第２図（ａ）に示す如く、Ｎ型単結晶８１基板２１内に
ＮＷｅｆｆｆｆ２２及びＰＷｅｆｆｆｆ２３を形成した
後、選択酸化法によってＬＯＧＯ３酸化膜２４を形成す
る。ＬＯＣＯ５酸化膜２４の形成されている領域以外の
領域にゲート酸化膜２５を形成し、その上に多結晶シリ
コン層を形成した後、Ｎ゛拡散おこないＮ゛多結晶シリ
コン層にする。Ｎ゛多結晶シリコンを選択エツチングし
、ゲト電極２６を形成する。その後、酸化性雰囲気の中
でライト酸化をおこない薄い酸化膜２７を形成する。As shown in FIG. 2(a), after forming NWeffff 22 and PWeffff 23 in N-type single crystal 81 substrate 21, LOGO3 oxide film 24 is formed by selective oxidation. A gate oxide film 25 is formed in a region other than the region where the LOCO5 oxide film 24 is formed, a polycrystalline silicon layer is formed thereon, and then N' diffusion is performed to form an N' polycrystalline silicon layer. A gate electrode 26 is formed by selectively etching the N polycrystalline silicon. Thereafter, light oxidation is performed in an oxidizing atmosphere to form a thin oxide film 27.
第２図（ｂ）に示す如く、選択的にボロンのイオン打込
みをおこなう事によって、Ｐチャンネルトランジスター
のソース、ドレインの拡散層として、第１のＰ型拡散層
２８を形成する。その時の打込みエネルギーは２０Ｋｅ
ｖ 〜４０Ｋｅｖで、打込み濃度は５Ｘ １０”／Ｃｍ
” 〜５ｘ ｌ Ｏ”／ｃｍ”がのぞましい。その後１
選択的にリンのイオン打込みをおこなう事によって、Ｎ
チャンネルトランジスターのソース、ドレインの拡散層
として、第１のＮ型拡散層２９を形成する。その時の打
込みエネルギーは３０Ｋｅｖ〜６０Ｋｅｖで、打込み濃
度は５ｘ １０１２／ｃｍ” 〜５ｘ ｌ Ｏ”／ｃｍ
２がのぞましい。As shown in FIG. 2(b), by selectively implanting boron ions, a first P-type diffusion layer 28 is formed as a source and drain diffusion layer of a P-channel transistor. The driving energy at that time was 20Ke.
v ~40Kev, implant density is 5X 10”/Cm
"~5x l O"/cm" is desirable. Then 1
By selectively implanting phosphorus ions, N
A first N-type diffusion layer 29 is formed as a diffusion layer for the source and drain of the channel transistor. The implantation energy at that time is 30Kev to 60Kev, and the implantation density is 5x 1012/cm" to 5x lO"/cm.
2 is desirable.
その後、酸化雰囲気中でライト酸化し、その上にＣＶＤ
５ｉＯ□膜３０を形成する。膜厚は２０００人〜４００
０人の間である。After that, light oxidation is performed in an oxidizing atmosphere, and then CVD is applied on top of the light oxidation.
A 5iO□ film 30 is formed. Film thickness is 2000 to 400
Between 0 people.
第２図（ｃ）に示す如く、上から異方性エツチングによ
ってＣＶ Ｄ Ｓ １０ ｘ膜３０及び薄い酸化Ｍ２７
をエツチング除去することによって、ゲート電極の両側
にサイドウオール１ｉ３１を形成する。そして、選択的
にボロンのイオン打込みをおこなう事によって、Ｐチャ
ンネルトランジスターのソース、ドレインの拡散層とし
て、第２のＰ型拡散層３２を形成する。その時の打込み
エネルギーは２０Ｋｅｖ 〜６０Ｋｅｖで、打込み濃度
は１ｘ １０”／ｃｍ” 〜１ ｘ １０”／ｃｍ”が
のぞましい、その後、選択的にヒ素のイオン打込みをお
こなう事によって、Ｎチャンネルトランジスターのソー
ス、ドレインの拡散層として、第２のＮ型拡散層３３を
形成する。その時の打込みエネルギーは４０Ｋｅｖ 〜
８０Ｋｅｖで、打込み濃度はｌＸ １０”／ｃｍ” −
ｔ Ｘ １０”／ｃｍ”かのぞましい。As shown in FIG. 2(c), the CV D S 10 x film 30 and the thin oxide M27 are etched from above by anisotropic etching.
By etching away, side walls 1i31 are formed on both sides of the gate electrode. Then, by selectively implanting boron ions, a second P-type diffusion layer 32 is formed as a source and drain diffusion layer of a P-channel transistor. The implantation energy at this time is 20Kev to 60Kev, and the implantation concentration is preferably 1x 10"/cm" to 1x 10"/cm".After that, by selectively implanting arsenic ions, the source of the N-channel transistor, A second N-type diffusion layer 33 is formed as a drain diffusion layer. The driving energy at that time is 40Kev ~
At 80Kev, the implantation density is lX 10"/cm" -
t x 10"/cm" is desirable.
第２図（ｄ）に示す如く、その上にＣＶＤ５ｉＯｚ膜３
４を形成し、拡散層のコンタクト部を選択的にエツチン
グしてコンタクトホールな形成する。その上にＡＬ配線
３５を形成する。As shown in FIG. 2(d), a CVD5iOz film 3 is placed thereon.
4 is formed, and the contact portion of the diffusion layer is selectively etched to form a contact hole. An AL wiring 35 is formed thereon.
上記のように、従来の方法によるとゲート電極の両側に
付けるサイドウオール膜のもとになるＣＶ Ｄ Ｓ ｉ
Ｏ２膜は、減圧法、プラズマ形成法、常圧法と種々の
形成法がある。どの方法も、５−φウェハー、６−φウ
ェハーの全面に均一の膜厚て、又、ねらった膜厚を付け
るのがむずかしい。As mentioned above, according to the conventional method, CVD Si, which is the source of the sidewall film attached on both sides of the gate electrode, is
There are various methods for forming an O2 film, including a reduced pressure method, a plasma formation method, and a normal pressure method. In any method, it is difficult to provide a uniform film thickness or a targeted film thickness over the entire surface of a 5-φ wafer or a 6-φ wafer.
ねらった膜厚の±２０％程度、又、ウェハーの全面±１
５％程度のバラツキがあり、ウェハー内では３０００人
の膜厚に対して９００人のバラツキがあり、ウェハー間
では全体で１２００人のバラツキがある。Approximately ±20% of the targeted film thickness, and ±1 of the entire surface of the wafer
There is a variation of about 5%, and within a wafer there is a variation of 900 for a film thickness of 3000, and a total variation of 1200 between wafers.
このように膜厚のバラツキが大きい事によって形成され
るサイドウオール膜の厚みのバラツキが大きい、この巾
が異なると、濃度を薄く拡散した第１のＰ型及びＮ型拡
散層の長さがバラツキ、これがシリーズに入っているト
ランジスターに、抵抗としてかんよして、トランジスタ
ーの性能のバラツキとなる。Due to this large variation in film thickness, there is a large variation in the thickness of the sidewall film formed.If this width differs, the length of the first P-type and N-type diffusion layers in which the concentration is thinly diffused will vary. , this may be used as a resistor for the transistors in the series, but it causes variations in the performance of the transistors.
微細化が進み、ゲート電極長がさらに短かくなると、こ
のシリーズに入っている抵抗（第１のＰ型及びＮ型拡散
層の長さ）の大きさももちろん性能を悪くするが、バラ
ツキが大きくなって問題が生し、微細化には不適当であ
る。As miniaturization progresses and the gate electrode length becomes even shorter, the size of the resistance (the length of the first P-type and N-type diffusion layers) included in this series will of course deteriorate the performance, but the variation will increase. This causes problems and is unsuitable for miniaturization.
［発明が解決しようとする課題］
本発明は、サイドウオール膜の厚みのバラツキをなくし
、第１のＰ型及びＮ型拡散層の拡散長のバラツキをなく
し、ウェハー内及びウェハー間のトランジスターの性能
の均一化をはかり、より微細化に対処できるようにした
ものである。[Problems to be Solved by the Invention] The present invention eliminates variations in the thickness of the sidewall film, eliminates variations in the diffusion length of the first P-type and N-type diffusion layers, and improves the performance of transistors within and between wafers. This makes it possible to achieve even smaller dimensions.
［課題を解決するための手段］
本発明の手段は、形成した時のウェハー間、ウェハー内
、及びバッチ間の膜厚のバラツキが少なく、しかも加工
上の均一性もすぐれているシリコン窒化膜を用い、電極
の両側にもうけるサイドウオール膜として、第１のＰ型
及びＮ型拡散層の長さをコントロールして、ウェハー内
、ウェハー間、バッチ間のトランジスターの性能の均一
化をはかると共に、微細化にも対応できるようにしたも
のである。[Means for Solving the Problems] The means of the present invention provides a silicon nitride film that has little variation in film thickness between wafers, within wafers, and between batches when formed, and has excellent processing uniformity. By controlling the length of the first P-type and N-type diffusion layers as sidewall films formed on both sides of the electrode, uniformity of transistor performance within a wafer, between wafers, and between batches is achieved. It is designed to be compatible with changes in the environment.
［実 施 例１
第１図（ａ）〜第１図（ｄ）に工程順の断面略図を示し
以下に本発明の方法について説明する。[Example 1] Fig. 1(a) to Fig. 1(d) are schematic cross-sectional views showing the order of steps, and the method of the present invention will be described below.
第１図（ａ）に示す如く、Ｎ型単結晶Ｓｉ基板ｌ内にＮ
Ｗ ｅ ｆ２９２及びＰ Ｗ ｅ １２１２３を形成
した後、選択酸化法を用いてＬＯＣＯ５Ｍ化１１ｊ４を
形成する。As shown in Figure 1(a), N
After forming W e f292 and P W e 12123, LOCO5M 11j4 is formed using a selective oxidation method.
ＬＯＧＯ３酸化１４の形成されている領域以外の領域に
ゲート酸化膜５を形成し、その上に多結晶シリコン層を
形成した後、Ｎ゛拡散おこない、Ｎ゛多結晶シリコン層
にする。Ｎ゛多結晶シリコン層を選択エツチングし、ゲ
ート電極６を形成する。A gate oxide film 5 is formed in a region other than the region where the LOGO3 oxide 14 is formed, and a polycrystalline silicon layer is formed thereon, followed by N' diffusion to form an N' polycrystalline silicon layer. The N polycrystalline silicon layer is selectively etched to form a gate electrode 6.
その後、酸化性雰囲気の中でライト酸化をおこない薄い
酸化膜７を形成する。Thereafter, light oxidation is performed in an oxidizing atmosphere to form a thin oxide film 7.
第１図（ｂ）に示す如く、選択的にポロンのイオン打込
みをおこなう事によって、Ｐチャンネルトランジスター
のソース、ドレインの拡散層として、第１のＰ型拡散層
８を形成する。その時の打込みエネルギーは２０Ｋｅｖ
〜４０Ｋｅｖで、打込み濃度は５×１０′２／ｃｍ２
〜５×１Ｏ１３／ｃｍ２がのぞましい。その後、選択的
にリンのイオン打込みをおこなう事によって、Ｎチャン
ネルトランジスターのソース、ドレインの拡散層として
、第１のＮ型拡散層９を形成する。その時の打込みエネ
ルギーは３０Ｋｅｖ 〜６０Ｋｅｖで、打込み濃度は５
ｘ ｌ Ｏ”７ｃｍ” 〜５ｘ １０日／ｃｍ２がのぞ
ましい。As shown in FIG. 1(b), by selectively implanting boron ions, a first P-type diffusion layer 8 is formed as a source and drain diffusion layer of a P-channel transistor. The driving energy at that time was 20Kev.
~40Kev, implant density is 5 x 10'2/cm2
~5×1O13/cm2 is desirable. Thereafter, by selectively implanting phosphorus ions, first N-type diffusion layers 9 are formed as source and drain diffusion layers of the N-channel transistor. The implantation energy at that time was 30Kev to 60Kev, and the implantation density was 5
x l O"7cm" ~5x 10 days/cm2 is desirable.
その後、酸化雰囲気中でライト酸化し、その上にシリコ
ン窒化膜１０を形成する。膜厚は１０００人〜４０００
人の間である。Thereafter, light oxidation is performed in an oxidizing atmosphere, and a silicon nitride film 10 is formed thereon. Film thickness is 1000 to 4000
It is between people.
第１図（ｃ）に示す如く、上から異方性エツチングによ
って多結晶シリコン膜１０をエツチング除去し、ゲート
電極の両側にシリコン窒化膜のサイドウオール膜１１を
形成する。As shown in FIG. 1(c), the polycrystalline silicon film 10 is etched away from above by anisotropic etching, and sidewall films 11 of silicon nitride films are formed on both sides of the gate electrode.
その後、選択的にポロンのイオン打込みを右こなう事に
よって、Ｐチャンネルトランジスターのソース、ドレイ
ンの拡散層として、第２のＰ型拡敢層１２を形成する。Thereafter, by selectively implanting boron ions, a second P-type expansion layer 12 is formed as a source and drain diffusion layer of a P-channel transistor.
その時の打込みエネルギーは２０Ｋｅｖ〜６０Ｋｅｖで
、打込み濃度は１×１０１５／ｃｍ２〜１ ｘ １０１
６／ｃｍ２がのぞましい。The implantation energy at that time is 20Kev to 60Kev, and the implantation density is 1 x 1015/cm2 to 1 x 101
6/cm2 is desirable.
その後、選択的にヒ素のイオン打込みをおこなう事によ
って、Ｎチャンネルトランジスターのソス、ドレインの
拡散層として、第２のＮ型拡散層１３を形成する。その
時の打込みエネルギーは４０Ｋｅｖ−８０Ｋｅｙで、打
込み濃度はＩＸｌ ０”７ｃｍ” 〜１ ｘ １０”７
ｃｍ”がのぞましい。Thereafter, by selectively implanting arsenic ions, a second N-type diffusion layer 13 is formed as the source and drain diffusion layers of the N-channel transistor. The implantation energy at that time was 40Kev-80Key, and the implantation density was IXl 0"7cm" ~ 1 x 10"7
cm” is desirable.
第１図（ｄ）に示す如く等方性のドライエッチ法か、熱
リン酸液で、サイドウオール膜であるジノコン窒化膜を
エツチング除去する。そして、酸化性雰囲気でライト酸
化した後、ＰＳＧ膜１４を形成し、アニールした後、コ
ンタクト部分のＰｓＧ膜１膜上４い酸化膜７を一部エッ
チング除去してコンタクトホールを形成する。その上に
、ＡＬ配線１５を形成する。As shown in FIG. 1(d), the dinocon nitride film, which is the sidewall film, is etched away using an isotropic dry etching method or a hot phosphoric acid solution. Then, after light oxidation in an oxidizing atmosphere, a PSG film 14 is formed and annealed, and then a portion of the oxide film 7 on the PsG film 1 in the contact portion is etched away to form a contact hole. An AL wiring 15 is formed thereon.
［発明の効果］
本発明の方法によると、シリコン窒化膜厚のバラツキは
ウェハー間が±５％以内で、ウェハー内が±３％以内で
、モしてロット間が±７％以内である。[Effects of the Invention] According to the method of the present invention, the variation in silicon nitride film thickness is within ±5% between wafers, within ±3% within a wafer, and even within ±7% between lots.
そして、平坦部とゲート電極の両側の側面につく厚みも
ほとんどかわらない。これに対して、ＣＶＤ５ ｉ Ｏ
，膜は側面につく厚みが薄くなりがちであり、しかも形
状が変形（サイドの上の方と下の方でつきがたが異なる
）した状態になる。Furthermore, the thicknesses of the flat portion and the side surfaces on both sides of the gate electrode are almost the same. In contrast, CVD5 i O
, the thickness of the membrane tends to be thinner on the sides, and the shape is deformed (the shape is different between the top and bottom of the sides).
シリコン窒化膜は以上のように膜厚が均一なため、ゲー
ト電極の側面に形成されたサイドウオールの厚みが均一
になり、しいては、第一のＰ型及びＮ型拡散層の長さが
均一になり、トランジスターのシリーズ抵抗が均一とな
り、しかして、トランジスターの性能が均一となる。な
お微細化への対応にもよういである。Since the silicon nitride film has a uniform thickness as described above, the thickness of the sidewall formed on the side surface of the gate electrode becomes uniform, and the length of the first P-type and N-type diffusion layers becomes uniform. uniformity, the series resistance of the transistors is uniform, and therefore the performance of the transistors is uniform. It is also suitable for responding to miniaturization.
又、ＣＶＤ５ ｉ○２膜にくらべ、シリコン窒化膜の方
がドライエツチングの加工性にすぐれ、下地の薄い酸化
膜で終用を検出できるので、より一層の均一化がはから
れる。Furthermore, compared to the CVD5 i○2 film, the silicon nitride film has better dry etching processability, and the end of etching can be detected with a thin underlying oxide film, resulting in more uniformity.
又、ＣＶ Ｄ Ｓ ｉ ０２ Ｍ莫では、サイドウオー
ルとして厚い膜が薄い拡散層上に残って汚れを含みやす
く、チャージアップしやすく、トランジスターの性能を
劣化、又は変化させやすいが、本発明の方法ではシリコ
ン窒化膜のサイドウオール膜は、後でかんたんに除去さ
れてしまうので、そのような欠点はない。Furthermore, in CV D Si 02 M, a thick film as a sidewall remains on the thin diffusion layer, which tends to contain dirt, easily charge up, and easily deteriorate or change the performance of the transistor, but the method of the present invention However, the silicon nitride sidewall film does not have such a drawback because it can be easily removed later.
第１図（ａ）〜第１図（ｄ）は本発明の方法による工程
順の断面略図である６
第２図（ａ）〜第２図（ｄ）は従来の方法による工程順
の断面略図である。
以上
出願人 セイコーエプソン株式会社
代理人 弁理士 鈴 木 喜三部（他１名）憤１４（久
）
算ス口（鎧
算 スー １！ｌ （）Ｊ）
ノｌ
纂 ｚ１七り （ｄ）1(a) to 1(d) are schematic cross-sectional views of the process order according to the method of the present invention.6 FIGS. 2(a) to 2(d) are cross-sectional schematic views of the process order according to the conventional method. It is. Applicant: Seiko Epson Co., Ltd. Agent, Patent Attorney: Kisanbe Suzuki (and 1 other person), 14 (ku), 14 (ku), 1!l ()J, 1, 2 (d)
Claims (1)
ＮチャンネルＭＯＳトランジスターとを、おのおの複数
個有する相補型ＭＯＳ半導体装置の製造方法において、 （ａ）半導体基板上にゲート絶縁膜をかいしてゲート電
極を形成する工程、 （ｂ）ゲート電極及びソース、ドレイン上に薄い絶縁膜
を形成する工程 （ｃ）該ＰチャンネルＭＯＳトランジスターの該ソース
、ドレインに第１のＰ型拡散層を形成する工程、 （ｄ）該ＮチャンネルＭＯＳトランジスターの該ソース
、ドレインに第１のＮ型拡散層を形成する工程、 （ｅ）該半導体基板上にシリコン窒化膜を形成する工程
、 （ｆ）異方性エッチングにより、該ゲート電極のサイド
に少なくとも１部を残すようにして、該シリコン窒化膜
をドライエッチングする工程、（ｈ）該ＰチャンネルＭ
ＯＳトランジスターの該ソース、ドレインに第２のＰ型
拡散層を形成する工程、 （ｉ）該ＮチャンネルＭＯＳトランジスターの該ソース
、ドレインに第２のＮ型拡散層を形成する工程、 （ｊ）該ゲート電極の両サイドに残る該シリコン窒化膜
を、等方性ドライエッチングか、又は熱リン酸液等でエ
ッチング除去する工程、 とを具備する事を特徴とする相補型ＭＯＳ半導体装置の
製造方法。[Claims] A method for manufacturing a complementary MOS semiconductor device having a plurality of P-channel MOS transistors and a plurality of N-channel MOS transistors each in a semiconductor substrate, comprising: (a) forming a gate insulating film on the semiconductor substrate; (b) forming a thin insulating film on the gate electrode and the source and drain; (c) forming a first P-type diffusion layer on the source and drain of the P-channel MOS transistor; (d) forming a first N-type diffusion layer on the source and drain of the N-channel MOS transistor; (e) forming a silicon nitride film on the semiconductor substrate; (f) anisotropic etching. (h) dry etching the silicon nitride film so as to leave at least a portion on the side of the gate electrode;
a step of forming a second P-type diffusion layer in the source and drain of the OS transistor; (i) a step of forming a second N-type diffusion layer in the source and drain of the N-channel MOS transistor; A method for manufacturing a complementary MOS semiconductor device, comprising the step of removing the silicon nitride film remaining on both sides of the gate electrode by isotropic dry etching or etching with a hot phosphoric acid solution.
Priority Applications (2)
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|---|---|---|---|
| JP90108029A JPH046870A (en) | 1990-04-24 | 1990-04-24 | Manufacture of complementary mos semiconductor device |
| US08/104,274 US5399514A (en) | 1990-04-24 | 1993-08-09 | Method for manufacturing improved lightly doped diffusion (LDD) semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP90108029A JPH046870A (en) | 1990-04-24 | 1990-04-24 | Manufacture of complementary mos semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH046870A true JPH046870A (en) | 1992-01-10 |
Family
ID=14474156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP90108029A Pending JPH046870A (en) | 1990-04-24 | 1990-04-24 | Manufacture of complementary mos semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH046870A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6159809A (en) * | 1996-06-27 | 2000-12-12 | Nec Corporation | Method for manufacturing surface channel type P-channel MOS transistor while suppressing P-type impurity penetration |
-
1990
- 1990-04-24 JP JP90108029A patent/JPH046870A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6159809A (en) * | 1996-06-27 | 2000-12-12 | Nec Corporation | Method for manufacturing surface channel type P-channel MOS transistor while suppressing P-type impurity penetration |
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