JPH0467671A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0467671A JPH0467671A JP2180859A JP18085990A JPH0467671A JP H0467671 A JPH0467671 A JP H0467671A JP 2180859 A JP2180859 A JP 2180859A JP 18085990 A JP18085990 A JP 18085990A JP H0467671 A JPH0467671 A JP H0467671A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法で、特に高集積化に対
応できる半導体装置の製造方法に関するものである。
応できる半導体装置の製造方法に関するものである。
従来の技術
例えば、Ｐ型のシリコン基板を用いてＭＯ８構造の読み
出し専用メモリー装置を製造する場合の概略断面図を第
４図〜第６図に示して説明する。
出し専用メモリー装置を製造する場合の概略断面図を第
４図〜第６図に示して説明する。
第４図は、Ｐ型のシリコン基板１の主面に素子間分離用
の二酸化ケイ素膜２１とゲート酸化膜２２を形成した後
にゲート電極とする多結晶シリコン膜２５を化学蒸着方
法により約４００ｒ＋＋＋＋厚さに形成し、ついで多結
晶シリコン膜２５の配線抵抗を下げるために表面から燐
を拡散させたのち、フォトレジスト２３でゲート電極配
線を形成するためのパターンを形成する。その後、フォ
トレジスト２３を用いて第５図の段階でドライエツチン
グ方法により多結晶シリコン膜２５をエツチングして、
ゲート電極配線パターン２６を形成してから、イオン注
入法によりヒ素を４０ｋｅｖで４×１０１５個／ｃＩＩ
ｉ程度注入し、９００℃で３０分間程度熱処理を加えて
Ｎ型の拡散層２７（ソース及びドレイン電極）を形成す
る。しかるのち、その表面に化学蒸着方法により二酸化
ケイ素膜２８を形成する。ついで、第６図の段階で二酸
化ケイ素膜２８に、Ｎ型の拡散層２７と電極配線層との
接続のための開口部３０を形成した後、スパッタ法によ
りアルミニウム膜を形成して所定のパターンにエツチン
グすることにより電極配線層３１を形成する。この結果
Ｎ型の拡散層２７とのコンタクトが設けられた領域Ｃの
部分のＭＯ８型トランジスタを選択した時にデータ“ｌ
”とし、コンタクトが設けられていない領域りの部分の
Ｍ ＯＳ型トランジスタを選択した時にデータ“Ｏ”と
している。
の二酸化ケイ素膜２１とゲート酸化膜２２を形成した後
にゲート電極とする多結晶シリコン膜２５を化学蒸着方
法により約４００ｒ＋＋＋＋厚さに形成し、ついで多結
晶シリコン膜２５の配線抵抗を下げるために表面から燐
を拡散させたのち、フォトレジスト２３でゲート電極配
線を形成するためのパターンを形成する。その後、フォ
トレジスト２３を用いて第５図の段階でドライエツチン
グ方法により多結晶シリコン膜２５をエツチングして、
ゲート電極配線パターン２６を形成してから、イオン注
入法によりヒ素を４０ｋｅｖで４×１０１５個／ｃＩＩ
ｉ程度注入し、９００℃で３０分間程度熱処理を加えて
Ｎ型の拡散層２７（ソース及びドレイン電極）を形成す
る。しかるのち、その表面に化学蒸着方法により二酸化
ケイ素膜２８を形成する。ついで、第６図の段階で二酸
化ケイ素膜２８に、Ｎ型の拡散層２７と電極配線層との
接続のための開口部３０を形成した後、スパッタ法によ
りアルミニウム膜を形成して所定のパターンにエツチン
グすることにより電極配線層３１を形成する。この結果
Ｎ型の拡散層２７とのコンタクトが設けられた領域Ｃの
部分のＭＯ８型トランジスタを選択した時にデータ“ｌ
”とし、コンタクトが設けられていない領域りの部分の
Ｍ ＯＳ型トランジスタを選択した時にデータ“Ｏ”と
している。
発明が解決しようとする課題
従来の方法では、メモリーセルとする素子を平面的に形
成しているため、メモリーセルの占用面積が大きくなり
、高集積化および大容量化への対応が困難である。
成しているため、メモリーセルの占用面積が大きくなり
、高集積化および大容量化への対応が困難である。
課題を解決するための手段
半導体基板の表面に形成したＮ型もしくはＰ型の拡散層
の上部に二酸化ケイ素膜を形成した後開口部を設け、そ
の開口部に結晶化したシリコン層を形成したのち、イオ
ン注入法等の方法で不純物を開口部に埋め込まれたシリ
コン層に注入して、Ｎ型の拡散層とＰ型の拡散層あるい
はどちらか１種の拡散層を形成する。ついで第２の二酸
化ケイ素膜を形成した後、シリコン層と電極配線層との
接続のための第２の開口部を形成し、つぎにその第２の
開口部に電極配線層を形成する。
の上部に二酸化ケイ素膜を形成した後開口部を設け、そ
の開口部に結晶化したシリコン層を形成したのち、イオ
ン注入法等の方法で不純物を開口部に埋め込まれたシリ
コン層に注入して、Ｎ型の拡散層とＰ型の拡散層あるい
はどちらか１種の拡散層を形成する。ついで第２の二酸
化ケイ素膜を形成した後、シリコン層と電極配線層との
接続のための第２の開口部を形成し、つぎにその第２の
開口部に電極配線層を形成する。
作用
平面的でなく、下層のシリコン基板に形成された拡散層
と最上部に形成された電極配線層との間の高さ方向に素
子が形成できる。
と最上部に形成された電極配線層との間の高さ方向に素
子が形成できる。
実施例
本発明の方法を読み出し専用メモリー装置に適用した場
合の実施例を第１図ないし第３図に示した概略断面図に
より詳しく説明する。
合の実施例を第１図ないし第３図に示した概略断面図に
より詳しく説明する。
第１図の段階で、Ｐ型のシリコン基板１に所定のマスク
パターンを用いてＮ型の拡散層２を形成し、その後化学
蒸着方法で二酸化ケイ素膜３を形成してから、周知のフ
ォトレジストによるパターン形成とエツチング方法によ
りＮ型の拡散層２の表面が露出するように二酸化ケイ素
膜３に開口部４を設けたのち、その表面（″−化学蒸着
方法もしくはプラズマ蒸着方法により非晶質シリコン層
５を形成してから加熱することにより、少な（とも開口
部４に埋め込まれた非晶質シリコン層５を含む部分を結
晶化し、ついでフォトレジストのパターン６を形成する
。
パターンを用いてＮ型の拡散層２を形成し、その後化学
蒸着方法で二酸化ケイ素膜３を形成してから、周知のフ
ォトレジストによるパターン形成とエツチング方法によ
りＮ型の拡散層２の表面が露出するように二酸化ケイ素
膜３に開口部４を設けたのち、その表面（″−化学蒸着
方法もしくはプラズマ蒸着方法により非晶質シリコン層
５を形成してから加熱することにより、少な（とも開口
部４に埋め込まれた非晶質シリコン層５を含む部分を結
晶化し、ついでフォトレジストのパターン６を形成する
。
その後、結晶化されたシリコン層を所定のパターンにエ
ツチング形成した後フォトレジスト６を除去し、第２図
の段階となる。第２図の段階で周知のイオン注入法によ
り、開口部４に埋め込まれたシリコン層１５にまず燐を
ｌＸ１０１５個／Ｃ♂程度注入する、この時の加速電圧
は開口部４に埋め込まれたシリコン層１５の膜厚に応じ
て、シリコン基板１に形成されたＮ型の拡散層２側に、
注入された燐が集まるように設定する。つぎにホウ素ま
たはホウ素を含むイオン種を開口部４に埋め込まれたシ
リコン層１５に３Ｘ１０１５個／ ｃｎｆ程度注入する
、この時の加速電圧は開口部４に埋め込まれたシリコン
層１５の表面に集まるように設定する。その後９００℃
で３０分間の熱処理を行って、開口部４に埋め込まれた
シリコン層１５に、燐によるＮ型の拡散層７とホウ素に
よるＰ型の拡散層８を形成する。
ツチング形成した後フォトレジスト６を除去し、第２図
の段階となる。第２図の段階で周知のイオン注入法によ
り、開口部４に埋め込まれたシリコン層１５にまず燐を
ｌＸ１０１５個／Ｃ♂程度注入する、この時の加速電圧
は開口部４に埋め込まれたシリコン層１５の膜厚に応じ
て、シリコン基板１に形成されたＮ型の拡散層２側に、
注入された燐が集まるように設定する。つぎにホウ素ま
たはホウ素を含むイオン種を開口部４に埋め込まれたシ
リコン層１５に３Ｘ１０１５個／ ｃｎｆ程度注入する
、この時の加速電圧は開口部４に埋め込まれたシリコン
層１５の表面に集まるように設定する。その後９００℃
で３０分間の熱処理を行って、開口部４に埋め込まれた
シリコン層１５に、燐によるＮ型の拡散層７とホウ素に
よるＰ型の拡散層８を形成する。
ついで第３図の段階で、化学蒸着方法により第２の二酸
化ケイ素膜９を形成した後、シリコン層１５と電極配線
層との接続のための第２の開口部１０を形成したのち、
スパッタ法によりアルミニウム膜を形成して所定のパタ
ーンにエツチングすることにより電極配線層１１を形成
する。
化ケイ素膜９を形成した後、シリコン層１５と電極配線
層との接続のための第２の開口部１０を形成したのち、
スパッタ法によりアルミニウム膜を形成して所定のパタ
ーンにエツチングすることにより電極配線層１１を形成
する。
この結果、平面的でな（、下層のシリコン基板１に形成
された拡散層２と最上部に形成された電極配線層１１と
の間の高さ方向にダイオード素子が形成できるため、シ
リコン層１５と電極配線層１１とのコンタクトが段けら
れた領域Ａの部分を選択した時にデータ“１”とし、シ
リコン層１５と電極配線層１１とのコンタクトを設けな
かった領域Ｂを選択した時にデータ“０”とすることが
できるため、従来法に比べてメモリーセルの占有面積を
大幅に減少させることが可能であり、高集種化および大
容量化に対して効果大である。
された拡散層２と最上部に形成された電極配線層１１と
の間の高さ方向にダイオード素子が形成できるため、シ
リコン層１５と電極配線層１１とのコンタクトが段けら
れた領域Ａの部分を選択した時にデータ“１”とし、シ
リコン層１５と電極配線層１１とのコンタクトを設けな
かった領域Ｂを選択した時にデータ“０”とすることが
できるため、従来法に比べてメモリーセルの占有面積を
大幅に減少させることが可能であり、高集種化および大
容量化に対して効果大である。
ここでは読み出し専用メモリー装置について説明したが
、本発明の方法はこれに限定されるものではな（、使用
する半導体基板もＰ型でな（とも良い。また結晶化され
たシリコン層に注入する不純物も燐とホウ素に限定され
ず、１種もしくは複数種の組み合わせであっても良い。
、本発明の方法はこれに限定されるものではな（、使用
する半導体基板もＰ型でな（とも良い。また結晶化され
たシリコン層に注入する不純物も燐とホウ素に限定され
ず、１種もしくは複数種の組み合わせであっても良い。
また注入量も、形成する素子の特性に合わせて決定すれ
ば良い。さらに、使用する電極配線層もアルミニウムに
限定されるものではなく、アルミニウム合金膜・高融点
金属及びそれらのシリサイド膜などであっても良い。
ば良い。さらに、使用する電極配線層もアルミニウムに
限定されるものではなく、アルミニウム合金膜・高融点
金属及びそれらのシリサイド膜などであっても良い。
また、結晶化されたシリコン層を所定のパターンにエツ
チングする場合に、フォトレジスト等のマスクパターン
を用いずに、ドライエツチングによるエッチバック法を
用いても良く、また非晶質シリコン等を所定のパターン
にエツチングしてから加熱して結晶化しても効果は同じ
であり、さらに使用する絶縁膜は二酸化ケイ素膜でなく
、窒化ケイ素膜あるいは複数種の組み合わせてあっても
良い。
チングする場合に、フォトレジスト等のマスクパターン
を用いずに、ドライエツチングによるエッチバック法を
用いても良く、また非晶質シリコン等を所定のパターン
にエツチングしてから加熱して結晶化しても効果は同じ
であり、さらに使用する絶縁膜は二酸化ケイ素膜でなく
、窒化ケイ素膜あるいは複数種の組み合わせてあっても
良い。
発明の効果
本発明によれば、下層のシリコン基板に形成された拡散
層と最上部に形成された電極配線層との間の高さ方向に
素子を形成することができるため、従来法の平面的に素
子を形成する方法に比べて、形成される素子の占有面積
を大幅に減少させることが可能であるため、高集積化お
よび大容量化に対して効果大である。
層と最上部に形成された電極配線層との間の高さ方向に
素子を形成することができるため、従来法の平面的に素
子を形成する方法に比べて、形成される素子の占有面積
を大幅に減少させることが可能であるため、高集積化お
よび大容量化に対して効果大である。
第１図ないし第３図は本発明の実施例の読出し専用メモ
リー装置の概略断面図、第４図ないし第６図は同従来例
の概略断面図である。 １・・・・・・Ｐ型のシリコン基板、２，７．２７・・
・・・・Ｎ型の拡散層、３，９．２８・・・・・・二酸
化ケイ素膜、４．１０．３０・・・・・・開口部、５・
・・・・・非晶質シリコン層、６，２３・・・・・・フ
ォトレジストのパターン、８・・・・・・Ｐ型の拡散層
、１１．３１・・・・・・電極配線層、１５・・・・・
・シリコン層、２１・・・・・・素子分離用の二酸化ケ
イ素膜、２２・・・・・・ゲート酸化膜、２５・・・・
・・多結晶シリコン膜、２６・・・・・・ゲート電極配
線パターン。 代理人の氏名 弁理士 粟野重孝 ほか１名第２図 第 ；３［′４
リー装置の概略断面図、第４図ないし第６図は同従来例
の概略断面図である。 １・・・・・・Ｐ型のシリコン基板、２，７．２７・・
・・・・Ｎ型の拡散層、３，９．２８・・・・・・二酸
化ケイ素膜、４．１０．３０・・・・・・開口部、５・
・・・・・非晶質シリコン層、６，２３・・・・・・フ
ォトレジストのパターン、８・・・・・・Ｐ型の拡散層
、１１．３１・・・・・・電極配線層、１５・・・・・
・シリコン層、２１・・・・・・素子分離用の二酸化ケ
イ素膜、２２・・・・・・ゲート酸化膜、２５・・・・
・・多結晶シリコン膜、２６・・・・・・ゲート電極配
線パターン。 代理人の氏名 弁理士 粟野重孝 ほか１名第２図 第 ；３［′４
Claims (1)
- 半導体基板の主面に拡散層を形成する工程と、その表面
に絶縁膜を形成する工程と、その絶縁膜に半導体基板の
表面が露出する開口部を設ける工程と、その表面に非晶
質シリコン層を形成する工程と、その非晶質シリコン層
を加熱して結晶化する工程と、その結晶化されたシリコ
ン層を選択エッチングする工程と、結晶化されたシリコ
ン層に１種もしくは複数種の不純物を注入する工程と、
その不純物が注入されたシリコン層の表面に絶縁膜と配
線層との接続のための開口部を設ける工程とを有する半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2180859A JPH0467671A (ja) | 1990-07-09 | 1990-07-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2180859A JPH0467671A (ja) | 1990-07-09 | 1990-07-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0467671A true JPH0467671A (ja) | 1992-03-03 |
Family
ID=16090605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2180859A Pending JPH0467671A (ja) | 1990-07-09 | 1990-07-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0467671A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005268370A (ja) * | 2004-03-17 | 2005-09-29 | Sanyo Electric Co Ltd | メモリおよびその製造方法 |
| JP2006140464A (ja) * | 2004-11-10 | 2006-06-01 | Samsung Electronics Co Ltd | ２成分系金属酸化膜をデータ保存物質膜として採用する交差点不揮発性記憶素子及びその製造方法 |
| JP2007005580A (ja) * | 2005-06-24 | 2007-01-11 | Sanyo Electric Co Ltd | メモリ |
| WO2009091786A1 (en) * | 2008-01-15 | 2009-07-23 | Sandisk 3D Llc | Pillar devices and methods of making thereof |
| US7745312B2 (en) | 2008-01-15 | 2010-06-29 | Sandisk 3D, Llc | Selective germanium deposition for pillar devices |
| US7906392B2 (en) | 2008-01-15 | 2011-03-15 | Sandisk 3D Llc | Pillar devices and methods of making thereof |
| US7927977B2 (en) | 2009-07-15 | 2011-04-19 | Sandisk 3D Llc | Method of making damascene diodes using sacrificial material |
-
1990
- 1990-07-09 JP JP2180859A patent/JPH0467671A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005268370A (ja) * | 2004-03-17 | 2005-09-29 | Sanyo Electric Co Ltd | メモリおよびその製造方法 |
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| US8987119B2 (en) | 2008-01-15 | 2015-03-24 | Sandisk 3D Llc | Pillar devices and methods of making thereof |
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