JPH0467671A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0467671A JPH0467671A JP2180859A JP18085990A JPH0467671A JP H0467671 A JPH0467671 A JP H0467671A JP 2180859 A JP2180859 A JP 2180859A JP 18085990 A JP18085990 A JP 18085990A JP H0467671 A JPH0467671 A JP H0467671A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- silicon
- opening
- electrode wiring
- diffusion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 29
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 29
- 239000010703 silicon Substances 0.000 claims abstract description 29
- 238000009792 diffusion process Methods 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 5
- 238000005530 etching Methods 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 26
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 13
- 239000000377 silicon dioxide Substances 0.000 abstract description 13
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 9
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 6
- 239000011574 phosphorus Substances 0.000 abstract description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052796 boron Inorganic materials 0.000 abstract description 5
- 229910052782 aluminium Inorganic materials 0.000 abstract description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 4
- 230000010354 integration Effects 0.000 abstract description 4
- 238000004544 sputter deposition Methods 0.000 abstract description 3
- 238000001704 evaporation Methods 0.000 abstract 2
- 239000000126 substance Substances 0.000 abstract 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法で、特に高集積化に対
応できる半導体装置の製造方法に関するものである。
応できる半導体装置の製造方法に関するものである。
従来の技術
例えば、P型のシリコン基板を用いてMO8構造の読み
出し専用メモリー装置を製造する場合の概略断面図を第
4図〜第6図に示して説明する。
出し専用メモリー装置を製造する場合の概略断面図を第
4図〜第6図に示して説明する。
第4図は、P型のシリコン基板1の主面に素子間分離用
の二酸化ケイ素膜21とゲート酸化膜22を形成した後
にゲート電極とする多結晶シリコン膜25を化学蒸着方
法により約400r++++厚さに形成し、ついで多結
晶シリコン膜25の配線抵抗を下げるために表面から燐
を拡散させたのち、フォトレジスト23でゲート電極配
線を形成するためのパターンを形成する。その後、フォ
トレジスト23を用いて第5図の段階でドライエツチン
グ方法により多結晶シリコン膜25をエツチングして、
ゲート電極配線パターン26を形成してから、イオン注
入法によりヒ素を40kevで4×1015個/cII
i程度注入し、900℃で30分間程度熱処理を加えて
N型の拡散層27(ソース及びドレイン電極)を形成す
る。しかるのち、その表面に化学蒸着方法により二酸化
ケイ素膜28を形成する。ついで、第6図の段階で二酸
化ケイ素膜28に、N型の拡散層27と電極配線層との
接続のための開口部30を形成した後、スパッタ法によ
りアルミニウム膜を形成して所定のパターンにエツチン
グすることにより電極配線層31を形成する。この結果
N型の拡散層27とのコンタクトが設けられた領域Cの
部分のMO8型トランジスタを選択した時にデータ“l
”とし、コンタクトが設けられていない領域りの部分の
M OS型トランジスタを選択した時にデータ“O”と
している。
の二酸化ケイ素膜21とゲート酸化膜22を形成した後
にゲート電極とする多結晶シリコン膜25を化学蒸着方
法により約400r++++厚さに形成し、ついで多結
晶シリコン膜25の配線抵抗を下げるために表面から燐
を拡散させたのち、フォトレジスト23でゲート電極配
線を形成するためのパターンを形成する。その後、フォ
トレジスト23を用いて第5図の段階でドライエツチン
グ方法により多結晶シリコン膜25をエツチングして、
ゲート電極配線パターン26を形成してから、イオン注
入法によりヒ素を40kevで4×1015個/cII
i程度注入し、900℃で30分間程度熱処理を加えて
N型の拡散層27(ソース及びドレイン電極)を形成す
る。しかるのち、その表面に化学蒸着方法により二酸化
ケイ素膜28を形成する。ついで、第6図の段階で二酸
化ケイ素膜28に、N型の拡散層27と電極配線層との
接続のための開口部30を形成した後、スパッタ法によ
りアルミニウム膜を形成して所定のパターンにエツチン
グすることにより電極配線層31を形成する。この結果
N型の拡散層27とのコンタクトが設けられた領域Cの
部分のMO8型トランジスタを選択した時にデータ“l
”とし、コンタクトが設けられていない領域りの部分の
M OS型トランジスタを選択した時にデータ“O”と
している。
発明が解決しようとする課題
従来の方法では、メモリーセルとする素子を平面的に形
成しているため、メモリーセルの占用面積が大きくなり
、高集積化および大容量化への対応が困難である。
成しているため、メモリーセルの占用面積が大きくなり
、高集積化および大容量化への対応が困難である。
課題を解決するための手段
半導体基板の表面に形成したN型もしくはP型の拡散層
の上部に二酸化ケイ素膜を形成した後開口部を設け、そ
の開口部に結晶化したシリコン層を形成したのち、イオ
ン注入法等の方法で不純物を開口部に埋め込まれたシリ
コン層に注入して、N型の拡散層とP型の拡散層あるい
はどちらか1種の拡散層を形成する。ついで第2の二酸
化ケイ素膜を形成した後、シリコン層と電極配線層との
接続のための第2の開口部を形成し、つぎにその第2の
開口部に電極配線層を形成する。
の上部に二酸化ケイ素膜を形成した後開口部を設け、そ
の開口部に結晶化したシリコン層を形成したのち、イオ
ン注入法等の方法で不純物を開口部に埋め込まれたシリ
コン層に注入して、N型の拡散層とP型の拡散層あるい
はどちらか1種の拡散層を形成する。ついで第2の二酸
化ケイ素膜を形成した後、シリコン層と電極配線層との
接続のための第2の開口部を形成し、つぎにその第2の
開口部に電極配線層を形成する。
作用
平面的でなく、下層のシリコン基板に形成された拡散層
と最上部に形成された電極配線層との間の高さ方向に素
子が形成できる。
と最上部に形成された電極配線層との間の高さ方向に素
子が形成できる。
実施例
本発明の方法を読み出し専用メモリー装置に適用した場
合の実施例を第1図ないし第3図に示した概略断面図に
より詳しく説明する。
合の実施例を第1図ないし第3図に示した概略断面図に
より詳しく説明する。
第1図の段階で、P型のシリコン基板1に所定のマスク
パターンを用いてN型の拡散層2を形成し、その後化学
蒸着方法で二酸化ケイ素膜3を形成してから、周知のフ
ォトレジストによるパターン形成とエツチング方法によ
りN型の拡散層2の表面が露出するように二酸化ケイ素
膜3に開口部4を設けたのち、その表面(″−化学蒸着
方法もしくはプラズマ蒸着方法により非晶質シリコン層
5を形成してから加熱することにより、少な(とも開口
部4に埋め込まれた非晶質シリコン層5を含む部分を結
晶化し、ついでフォトレジストのパターン6を形成する
。
パターンを用いてN型の拡散層2を形成し、その後化学
蒸着方法で二酸化ケイ素膜3を形成してから、周知のフ
ォトレジストによるパターン形成とエツチング方法によ
りN型の拡散層2の表面が露出するように二酸化ケイ素
膜3に開口部4を設けたのち、その表面(″−化学蒸着
方法もしくはプラズマ蒸着方法により非晶質シリコン層
5を形成してから加熱することにより、少な(とも開口
部4に埋め込まれた非晶質シリコン層5を含む部分を結
晶化し、ついでフォトレジストのパターン6を形成する
。
その後、結晶化されたシリコン層を所定のパターンにエ
ツチング形成した後フォトレジスト6を除去し、第2図
の段階となる。第2図の段階で周知のイオン注入法によ
り、開口部4に埋め込まれたシリコン層15にまず燐を
lX1015個/C♂程度注入する、この時の加速電圧
は開口部4に埋め込まれたシリコン層15の膜厚に応じ
て、シリコン基板1に形成されたN型の拡散層2側に、
注入された燐が集まるように設定する。つぎにホウ素ま
たはホウ素を含むイオン種を開口部4に埋め込まれたシ
リコン層15に3X1015個/ cnf程度注入する
、この時の加速電圧は開口部4に埋め込まれたシリコン
層15の表面に集まるように設定する。その後900℃
で30分間の熱処理を行って、開口部4に埋め込まれた
シリコン層15に、燐によるN型の拡散層7とホウ素に
よるP型の拡散層8を形成する。
ツチング形成した後フォトレジスト6を除去し、第2図
の段階となる。第2図の段階で周知のイオン注入法によ
り、開口部4に埋め込まれたシリコン層15にまず燐を
lX1015個/C♂程度注入する、この時の加速電圧
は開口部4に埋め込まれたシリコン層15の膜厚に応じ
て、シリコン基板1に形成されたN型の拡散層2側に、
注入された燐が集まるように設定する。つぎにホウ素ま
たはホウ素を含むイオン種を開口部4に埋め込まれたシ
リコン層15に3X1015個/ cnf程度注入する
、この時の加速電圧は開口部4に埋め込まれたシリコン
層15の表面に集まるように設定する。その後900℃
で30分間の熱処理を行って、開口部4に埋め込まれた
シリコン層15に、燐によるN型の拡散層7とホウ素に
よるP型の拡散層8を形成する。
ついで第3図の段階で、化学蒸着方法により第2の二酸
化ケイ素膜9を形成した後、シリコン層15と電極配線
層との接続のための第2の開口部10を形成したのち、
スパッタ法によりアルミニウム膜を形成して所定のパタ
ーンにエツチングすることにより電極配線層11を形成
する。
化ケイ素膜9を形成した後、シリコン層15と電極配線
層との接続のための第2の開口部10を形成したのち、
スパッタ法によりアルミニウム膜を形成して所定のパタ
ーンにエツチングすることにより電極配線層11を形成
する。
この結果、平面的でな(、下層のシリコン基板1に形成
された拡散層2と最上部に形成された電極配線層11と
の間の高さ方向にダイオード素子が形成できるため、シ
リコン層15と電極配線層11とのコンタクトが段けら
れた領域Aの部分を選択した時にデータ“1”とし、シ
リコン層15と電極配線層11とのコンタクトを設けな
かった領域Bを選択した時にデータ“0”とすることが
できるため、従来法に比べてメモリーセルの占有面積を
大幅に減少させることが可能であり、高集種化および大
容量化に対して効果大である。
された拡散層2と最上部に形成された電極配線層11と
の間の高さ方向にダイオード素子が形成できるため、シ
リコン層15と電極配線層11とのコンタクトが段けら
れた領域Aの部分を選択した時にデータ“1”とし、シ
リコン層15と電極配線層11とのコンタクトを設けな
かった領域Bを選択した時にデータ“0”とすることが
できるため、従来法に比べてメモリーセルの占有面積を
大幅に減少させることが可能であり、高集種化および大
容量化に対して効果大である。
ここでは読み出し専用メモリー装置について説明したが
、本発明の方法はこれに限定されるものではな(、使用
する半導体基板もP型でな(とも良い。また結晶化され
たシリコン層に注入する不純物も燐とホウ素に限定され
ず、1種もしくは複数種の組み合わせであっても良い。
、本発明の方法はこれに限定されるものではな(、使用
する半導体基板もP型でな(とも良い。また結晶化され
たシリコン層に注入する不純物も燐とホウ素に限定され
ず、1種もしくは複数種の組み合わせであっても良い。
また注入量も、形成する素子の特性に合わせて決定すれ
ば良い。さらに、使用する電極配線層もアルミニウムに
限定されるものではなく、アルミニウム合金膜・高融点
金属及びそれらのシリサイド膜などであっても良い。
ば良い。さらに、使用する電極配線層もアルミニウムに
限定されるものではなく、アルミニウム合金膜・高融点
金属及びそれらのシリサイド膜などであっても良い。
また、結晶化されたシリコン層を所定のパターンにエツ
チングする場合に、フォトレジスト等のマスクパターン
を用いずに、ドライエツチングによるエッチバック法を
用いても良く、また非晶質シリコン等を所定のパターン
にエツチングしてから加熱して結晶化しても効果は同じ
であり、さらに使用する絶縁膜は二酸化ケイ素膜でなく
、窒化ケイ素膜あるいは複数種の組み合わせてあっても
良い。
チングする場合に、フォトレジスト等のマスクパターン
を用いずに、ドライエツチングによるエッチバック法を
用いても良く、また非晶質シリコン等を所定のパターン
にエツチングしてから加熱して結晶化しても効果は同じ
であり、さらに使用する絶縁膜は二酸化ケイ素膜でなく
、窒化ケイ素膜あるいは複数種の組み合わせてあっても
良い。
発明の効果
本発明によれば、下層のシリコン基板に形成された拡散
層と最上部に形成された電極配線層との間の高さ方向に
素子を形成することができるため、従来法の平面的に素
子を形成する方法に比べて、形成される素子の占有面積
を大幅に減少させることが可能であるため、高集積化お
よび大容量化に対して効果大である。
層と最上部に形成された電極配線層との間の高さ方向に
素子を形成することができるため、従来法の平面的に素
子を形成する方法に比べて、形成される素子の占有面積
を大幅に減少させることが可能であるため、高集積化お
よび大容量化に対して効果大である。
第1図ないし第3図は本発明の実施例の読出し専用メモ
リー装置の概略断面図、第4図ないし第6図は同従来例
の概略断面図である。 1・・・・・・P型のシリコン基板、2,7.27・・
・・・・N型の拡散層、3,9.28・・・・・・二酸
化ケイ素膜、4.10.30・・・・・・開口部、5・
・・・・・非晶質シリコン層、6,23・・・・・・フ
ォトレジストのパターン、8・・・・・・P型の拡散層
、11.31・・・・・・電極配線層、15・・・・・
・シリコン層、21・・・・・・素子分離用の二酸化ケ
イ素膜、22・・・・・・ゲート酸化膜、25・・・・
・・多結晶シリコン膜、26・・・・・・ゲート電極配
線パターン。 代理人の氏名 弁理士 粟野重孝 ほか1名第2図 第 ;3[′4
リー装置の概略断面図、第4図ないし第6図は同従来例
の概略断面図である。 1・・・・・・P型のシリコン基板、2,7.27・・
・・・・N型の拡散層、3,9.28・・・・・・二酸
化ケイ素膜、4.10.30・・・・・・開口部、5・
・・・・・非晶質シリコン層、6,23・・・・・・フ
ォトレジストのパターン、8・・・・・・P型の拡散層
、11.31・・・・・・電極配線層、15・・・・・
・シリコン層、21・・・・・・素子分離用の二酸化ケ
イ素膜、22・・・・・・ゲート酸化膜、25・・・・
・・多結晶シリコン膜、26・・・・・・ゲート電極配
線パターン。 代理人の氏名 弁理士 粟野重孝 ほか1名第2図 第 ;3[′4
Claims (1)
- 半導体基板の主面に拡散層を形成する工程と、その表面
に絶縁膜を形成する工程と、その絶縁膜に半導体基板の
表面が露出する開口部を設ける工程と、その表面に非晶
質シリコン層を形成する工程と、その非晶質シリコン層
を加熱して結晶化する工程と、その結晶化されたシリコ
ン層を選択エッチングする工程と、結晶化されたシリコ
ン層に1種もしくは複数種の不純物を注入する工程と、
その不純物が注入されたシリコン層の表面に絶縁膜と配
線層との接続のための開口部を設ける工程とを有する半
導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2180859A JPH0467671A (ja) | 1990-07-09 | 1990-07-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2180859A JPH0467671A (ja) | 1990-07-09 | 1990-07-09 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0467671A true JPH0467671A (ja) | 1992-03-03 |
Family
ID=16090605
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2180859A Pending JPH0467671A (ja) | 1990-07-09 | 1990-07-09 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0467671A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005268370A (ja) * | 2004-03-17 | 2005-09-29 | Sanyo Electric Co Ltd | メモリおよびその製造方法 |
JP2006140464A (ja) * | 2004-11-10 | 2006-06-01 | Samsung Electronics Co Ltd | 2成分系金属酸化膜をデータ保存物質膜として採用する交差点不揮発性記憶素子及びその製造方法 |
JP2007005580A (ja) * | 2005-06-24 | 2007-01-11 | Sanyo Electric Co Ltd | メモリ |
WO2009091786A1 (en) * | 2008-01-15 | 2009-07-23 | Sandisk 3D Llc | Pillar devices and methods of making thereof |
US7745312B2 (en) | 2008-01-15 | 2010-06-29 | Sandisk 3D, Llc | Selective germanium deposition for pillar devices |
US7906392B2 (en) | 2008-01-15 | 2011-03-15 | Sandisk 3D Llc | Pillar devices and methods of making thereof |
US7927977B2 (en) | 2009-07-15 | 2011-04-19 | Sandisk 3D Llc | Method of making damascene diodes using sacrificial material |
-
1990
- 1990-07-09 JP JP2180859A patent/JPH0467671A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005268370A (ja) * | 2004-03-17 | 2005-09-29 | Sanyo Electric Co Ltd | メモリおよびその製造方法 |
JP2006140464A (ja) * | 2004-11-10 | 2006-06-01 | Samsung Electronics Co Ltd | 2成分系金属酸化膜をデータ保存物質膜として採用する交差点不揮発性記憶素子及びその製造方法 |
JP2007005580A (ja) * | 2005-06-24 | 2007-01-11 | Sanyo Electric Co Ltd | メモリ |
WO2009091786A1 (en) * | 2008-01-15 | 2009-07-23 | Sandisk 3D Llc | Pillar devices and methods of making thereof |
US7745312B2 (en) | 2008-01-15 | 2010-06-29 | Sandisk 3D, Llc | Selective germanium deposition for pillar devices |
US7906392B2 (en) | 2008-01-15 | 2011-03-15 | Sandisk 3D Llc | Pillar devices and methods of making thereof |
US8987119B2 (en) | 2008-01-15 | 2015-03-24 | Sandisk 3D Llc | Pillar devices and methods of making thereof |
US7927977B2 (en) | 2009-07-15 | 2011-04-19 | Sandisk 3D Llc | Method of making damascene diodes using sacrificial material |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3031855B2 (ja) | 半導体装置の製造方法 | |
JP2543948B2 (ja) | 半導体装置の製造方法 | |
JPH0834310B2 (ja) | 半導体装置の製造方法 | |
JPH08130246A (ja) | 半導体装置とその製造方法 | |
JP2509690B2 (ja) | 半導体装置 | |
JPH0467671A (ja) | 半導体装置の製造方法 | |
JPS6360549B2 (ja) | ||
US5569962A (en) | Split polysilicon SRAM cell | |
JP3088547B2 (ja) | 半導体装置の製造方法 | |
JPH06101540B2 (ja) | 半導体集積回路の製造方法 | |
JP3204007B2 (ja) | 半導体装置の製造方法 | |
JP2569809B2 (ja) | 半導体装置の製造方法 | |
JPH02288341A (ja) | Mis型半導体装置 | |
JP3147374B2 (ja) | 半導体装置 | |
JP3460757B2 (ja) | 半導体メモリ装置及びその製造方法 | |
JP2925868B2 (ja) | 半導体装置の製造方法 | |
JPS6154661A (ja) | 半導体装置の製造方法 | |
JPH10340911A (ja) | 半導体装置およびその製造方法 | |
JP2929206B2 (ja) | 半導体装置の製造方法 | |
JPH04250662A (ja) | 半導体装置の製造方法 | |
JP3159154B2 (ja) | 半導体装置の製造方法 | |
JPH021922A (ja) | 半導体装置の製造方法 | |
JPS59105366A (ja) | Mos型トランジスタの製造方法 | |
JPS6315748B2 (ja) | ||
JPS59100521A (ja) | 半導体装置の製造方法 |