JPH0462736A - ラッチングリレー駆動回路 - Google Patents
ラッチングリレー駆動回路Info
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- JPH0462736A JPH0462736A JP17002490A JP17002490A JPH0462736A JP H0462736 A JPH0462736 A JP H0462736A JP 17002490 A JP17002490 A JP 17002490A JP 17002490 A JP17002490 A JP 17002490A JP H0462736 A JPH0462736 A JP H0462736A
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- Japan
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- latching relay
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- signal
- circuit
- output signal
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- 238000001514 detection method Methods 0.000 claims abstract description 20
- 238000011084 recovery Methods 0.000 claims description 4
- 230000035939 shock Effects 0.000 abstract description 8
- 230000007257 malfunction Effects 0.000 description 19
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000002596 correlated effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000009474 immediate action Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
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- Relay Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はラッチングリレーにおける機械的衝撃等による
誤動作を復旧するラッチングリレー駆動回路に関する。
誤動作を復旧するラッチングリレー駆動回路に関する。
従来の装置は、特開昭64−62944号公報に記載の
ように、リセットスイッチを設け、誤動作時に前記リセ
ットスイッチを操作することによって、リセット用コイ
ルに駆動電流を流す回路を付加することにより、ラッチ
ングリレーをリセット状態に復旧させる方式となってい
た。
ように、リセットスイッチを設け、誤動作時に前記リセ
ットスイッチを操作することによって、リセット用コイ
ルに駆動電流を流す回路を付加することにより、ラッチ
ングリレーをリセット状態に復旧させる方式となってい
た。
上記従来技術のラッチングリレー駆動回路は、機械的衝
撃等で発生した誤動作に対し、使用者が誤動作を認識し
た上でリセットスイッチの操作を行なう必要があり、誤
動作が発生した場合でも使用者が気づかずに使用してし
まう恐れがある。
撃等で発生した誤動作に対し、使用者が誤動作を認識し
た上でリセットスイッチの操作を行なう必要があり、誤
動作が発生した場合でも使用者が気づかずに使用してし
まう恐れがある。
また、前記リセットスイッチの操作によってもセット状
態からリセット状態への復旧のみしか行えず、セント状
態で発生したリセット側への誤動作については復旧の手
段を有していなかった。
態からリセット状態への復旧のみしか行えず、セント状
態で発生したリセット側への誤動作については復旧の手
段を有していなかった。
本発明の目的は、ラッチングリレーの誤動作を自動的に
認識し、さらに自動的に誤動作以前の状態に復旧させる
機能を有するラッチングリレー駆動回路を提供すること
にある。
認識し、さらに自動的に誤動作以前の状態に復旧させる
機能を有するラッチングリレー駆動回路を提供すること
にある。
本発明によるラッチングリレー駆動回路は、入力端子と
少なくとも1個の出力端子とを有するラッチングリレー
の駆動回路において、前記入力端子の信号と前記出力端
子の信号を比較して、両端子間に接点が閉じられている
べきときに両信号の不一致を検出する検出手段と、該検
出手段の検出出力に応じて再度前記接点をとじる復旧手
段とを設けたものである。
少なくとも1個の出力端子とを有するラッチングリレー
の駆動回路において、前記入力端子の信号と前記出力端
子の信号を比較して、両端子間に接点が閉じられている
べきときに両信号の不一致を検出する検出手段と、該検
出手段の検出出力に応じて再度前記接点をとじる復旧手
段とを設けたものである。
本発明による他のラッチングリレー駆動回路は。
セット時に入力端子と接続される第1の出力端子と、リ
セット時に入力端子と接続される第2の出力端子とを有
するラッチングリレーの駆動回路において、セット時に
前記入力端子の信号と前記第1の出力端子の信号を比較
して、両信号の不一致を検出する第1の検出手段と、該
第1の検出手段の検出出力により前記ラッチングリレー
を再度セットする第1の復旧手段と、リセット時に前記
入力端子の信号と前記第2の出力端子の信号を比較して
、両信号の不一致を検出する第2の検出手段と、該第2
の検出手段の検出出力に応じて前記ラッチングリレーを
再度リセットする第2の復旧手段とを設けたものである
。
セット時に入力端子と接続される第2の出力端子とを有
するラッチングリレーの駆動回路において、セット時に
前記入力端子の信号と前記第1の出力端子の信号を比較
して、両信号の不一致を検出する第1の検出手段と、該
第1の検出手段の検出出力により前記ラッチングリレー
を再度セットする第1の復旧手段と、リセット時に前記
入力端子の信号と前記第2の出力端子の信号を比較して
、両信号の不一致を検出する第2の検出手段と、該第2
の検出手段の検出出力に応じて前記ラッチングリレーを
再度リセットする第2の復旧手段とを設けたものである
。
また、本発明によるラッチングリレーは、前記入力端子
に接続された第1の外部端子と、少なくとも1個の前記
出力端子に接続された第2の外部端子とを有し、前記い
ずれかのラッチングリレー駆動回路と一体に構成したこ
とを特徴とするものである。
に接続された第1の外部端子と、少なくとも1個の前記
出力端子に接続された第2の外部端子とを有し、前記い
ずれかのラッチングリレー駆動回路と一体に構成したこ
とを特徴とするものである。
さらに、本発明による電話機は、前記他のラッチングリ
レー駆動回路を内蔵したことを特徴とするものである。
レー駆動回路を内蔵したことを特徴とするものである。
ラッチングリレーの接点が閉じている場合、入力端子の
信号と出力端子の信号は一致する、すなわち同一の波形
となる。逆に接点が開いているときには、両信号は異な
った波形となる。
信号と出力端子の信号は一致する、すなわち同一の波形
となる。逆に接点が開いているときには、両信号は異な
った波形となる。
前記検出手段は、ラッチングリレーの入力端子の信号と
出力端子の信号を比較し、ラッチングリレーの接点が閉
じているべきときに両信号の不一致が生じたことを検出
する。この不一致は誤動作の発生を意味している。
出力端子の信号を比較し、ラッチングリレーの接点が閉
じているべきときに両信号の不一致が生じたことを検出
する。この不一致は誤動作の発生を意味している。
このように、ラッチングリレーの入出力信号を常に比較
することにより機械的衝撃等の外的要因で発生するラッ
チングリレーの誤動作を自動的に検出することが可能に
なる。
することにより機械的衝撃等の外的要因で発生するラッ
チングリレーの誤動作を自動的に検出することが可能に
なる。
誤動作が検出された場合、元の状態に復帰するように復
旧手段によりラッチングリレーを駆動することにより誤
動作状態から正常状態に復旧させることができる。
旧手段によりラッチングリレーを駆動することにより誤
動作状態から正常状態に復旧させることができる。
以下、本発明の実施例を図面により詳細に説明する。
第1図は本発明に係るラッチングリレー駆動回路の一実
施例を示す回路図である。同図において、1はセットコ
イルL1とリセットコイルL2を有するラッチングリレ
ー 2と3は前記ラッチングリレー1のセット端子側出
力信号23またはリセット端子側出力信号24と基準電
圧Ovとを比較し、Ovよりも入力が大きいとき“L”
レベルを出力する比較器である。4と5はパルス発生回
路で、制御回路6からの出力信号25により、パルス発
生回路4では前記出力信号25の立ち上がりで、パルス
発生回路5では前記出力信号25の立ち下がりで、xi
L I+レベルのパルスを発生する。
施例を示す回路図である。同図において、1はセットコ
イルL1とリセットコイルL2を有するラッチングリレ
ー 2と3は前記ラッチングリレー1のセット端子側出
力信号23またはリセット端子側出力信号24と基準電
圧Ovとを比較し、Ovよりも入力が大きいとき“L”
レベルを出力する比較器である。4と5はパルス発生回
路で、制御回路6からの出力信号25により、パルス発
生回路4では前記出力信号25の立ち上がりで、パルス
発生回路5では前記出力信号25の立ち下がりで、xi
L I+レベルのパルスを発生する。
前記パルス発生回路Sで発生したパルスはNAND回路
8を介してトランジスタ20を動作させ、ラッチングリ
レー1のセットコイルL1に通電してセット状態にする
。また、パルス発生回路4で発生したパルスはNAND
回路7を介してトランジスタ21を動作させ、ラッチン
グリレー1のリセットコイルL2に通電してリセット状
態にする。
8を介してトランジスタ20を動作させ、ラッチングリ
レー1のセットコイルL1に通電してセット状態にする
。また、パルス発生回路4で発生したパルスはNAND
回路7を介してトランジスタ21を動作させ、ラッチン
グリレー1のリセットコイルL2に通電してリセット状
態にする。
9は基準電圧■6より高い入力に対しat Ht+レベ
ルを出力する比較器、10は基準電圧vLより低い入力
に対し“H”レベルを出力する比較器で、これら2つの
比較器の出力信号C)IおよびCLは入力信号22がv
、4と■、の間では双方ともLL L I+レベルとな
る。
ルを出力する比較器、10は基準電圧vLより低い入力
に対し“H”レベルを出力する比較器で、これら2つの
比較器の出力信号C)IおよびCLは入力信号22がv
、4と■、の間では双方ともLL L I+レベルとな
る。
第1図の構成において、回路15〜18は、ラッチング
リレー1のセット時に入力信号22とセット側出力信号
23とを比較し、両者の不一致を検出する検出手段を構
成している。前段の比較器2.3,9.10は、検出手
段での比較を容易にするために入出力信号を2値化する
ためのものである。比較器9,10について、その基準
信号として接地電位を用いず、電圧V )I、 V C
,を用いたのは、後述するように検出手段における不一
致検出の誤動作を防止するためである。同様に、回路1
1〜14は、ラッチングリレー1のリセット時に入力信
号22とリセット側出力信号24とを比較し、両者の不
一致を検出する他の検品手段を構成している。また、前
段の比較器2,3,9゜10はこの検出手段に対しても
前述の検出手段に対してと同様の働きをしている。
リレー1のセット時に入力信号22とセット側出力信号
23とを比較し、両者の不一致を検出する検出手段を構
成している。前段の比較器2.3,9.10は、検出手
段での比較を容易にするために入出力信号を2値化する
ためのものである。比較器9,10について、その基準
信号として接地電位を用いず、電圧V )I、 V C
,を用いたのは、後述するように検出手段における不一
致検出の誤動作を防止するためである。同様に、回路1
1〜14は、ラッチングリレー1のリセット時に入力信
号22とリセット側出力信号24とを比較し、両者の不
一致を検出する他の検品手段を構成している。また、前
段の比較器2,3,9゜10はこの検出手段に対しても
前述の検出手段に対してと同様の働きをしている。
第2図は第1図に示すラッチングリレー即動回路の動作
を示すタイミングチャートである。第1図において、制
御回路6の出力信号25の立ち下がり信号によりパルス
発生回路5で一定時間のパルスを発生させ、NAND回
路8を介してトランジスタ20を動作させる。トランジ
スタ2oの動作によりセットコイルL1に通電して、ラ
ッチングリレー1はセット状態に設定される。この時、
前記ラッチングリレー1の出力信号23.24は各々比
較器2,3により基準電圧Ovと比較され、出力信号A
、Bを出力する。前記出力信号Aは前記出力信号22が
基準電圧ovより大きいときで“L”レベル、基準電圧
o■以下で“H”レベルの信号を出力する。前記出力信
号Bは不確定であるため、′H″またはII L”レベ
ルを出力する。
を示すタイミングチャートである。第1図において、制
御回路6の出力信号25の立ち下がり信号によりパルス
発生回路5で一定時間のパルスを発生させ、NAND回
路8を介してトランジスタ20を動作させる。トランジ
スタ2oの動作によりセットコイルL1に通電して、ラ
ッチングリレー1はセット状態に設定される。この時、
前記ラッチングリレー1の出力信号23.24は各々比
較器2,3により基準電圧Ovと比較され、出力信号A
、Bを出力する。前記出力信号Aは前記出力信号22が
基準電圧ovより大きいときで“L”レベル、基準電圧
o■以下で“H”レベルの信号を出力する。前記出力信
号Bは不確定であるため、′H″またはII L”レベ
ルを出力する。
一方、前記入力信号22は比較器9,10に入力され、
各々基準電圧vH2vLにより出力信号CM。
各々基準電圧vH2vLにより出力信号CM。
C,、を出力する。前記制御回路6の出力信号25はN
OT回路19を経て、AND回路15.17に入力され
、前記比較回路2の出力信号AはAND回路15及びN
OT回路18を経て、AND回路17に入力される。前
記出力信号C6はAND回路15に、前記出力信号CL
はAND回路17にそれぞれ入力される。前記AND回
路15゜17の出力信号はNOR回路16に入力され、
このNOR回路16の出力信号26は前記NAND回路
8に入力される。比較器9及び比較器10の基準電圧V
H及びV、を比較器2の基準電圧○Vに対するスレッシ
ョルドレベルのばらつきより大きな値に設定すれば、比
較器2の出力信号Aと比較器9の出力信号CHは同時に
# H#lレベルとなることはない。同様に比較器2の
出力信号AをN○T回路18で反転した信号と比較器1
0の出力信号CLも同時にttH”レベルになることは
ない。
OT回路19を経て、AND回路15.17に入力され
、前記比較回路2の出力信号AはAND回路15及びN
OT回路18を経て、AND回路17に入力される。前
記出力信号C6はAND回路15に、前記出力信号CL
はAND回路17にそれぞれ入力される。前記AND回
路15゜17の出力信号はNOR回路16に入力され、
このNOR回路16の出力信号26は前記NAND回路
8に入力される。比較器9及び比較器10の基準電圧V
H及びV、を比較器2の基準電圧○Vに対するスレッシ
ョルドレベルのばらつきより大きな値に設定すれば、比
較器2の出力信号Aと比較器9の出力信号CHは同時に
# H#lレベルとなることはない。同様に比較器2の
出力信号AをN○T回路18で反転した信号と比較器1
0の出力信号CLも同時にttH”レベルになることは
ない。
従って、AND回路15及び17が“H″ルベル出力す
ることなく、トランジスタ2oはNOR回路16の出力
によって駆動されることはない。
ることなく、トランジスタ2oはNOR回路16の出力
によって駆動されることはない。
以上のような正常動作をしている時に機械的衝撃等によ
り、ラッチングリレー1がセット状態からリセット状態
に誤動作した時、出力信号23のレベルは不定となる。
り、ラッチングリレー1がセット状態からリセット状態
に誤動作した時、出力信号23のレベルは不定となる。
したがって、比較器2の出力信号Aも不定となり、比較
器9の出力信号CH及び比較器10の出力信号CLと相
関がなくなる。
器9の出力信号CH及び比較器10の出力信号CLと相
関がなくなる。
このため、AND回路15もしくはAND回路17のい
ずれかの入力がすべてtL HI+レベルとなり、NO
R回路16が“L 7ルベルを出力することによってト
ランジスタ20が再び駆動され、セットコイルL1に通
電して、ラッチングリレー1をリセット状態からセット
状態に復旧させる。ラッチングリレー1がセット状態に
戻ると再び比較器2の出力信号Aは比較器9の出力信号
C8及び比較器10の出力信号C,,と相関をもつよう
になり、AND回路15またはAND回路17が“H”
レベルを出力することはなくなる。このことからラッチ
ングリレー1が誤動作状態から復旧することによってト
ランジスタ20の駆動も自動的に解除される。
ずれかの入力がすべてtL HI+レベルとなり、NO
R回路16が“L 7ルベルを出力することによってト
ランジスタ20が再び駆動され、セットコイルL1に通
電して、ラッチングリレー1をリセット状態からセット
状態に復旧させる。ラッチングリレー1がセット状態に
戻ると再び比較器2の出力信号Aは比較器9の出力信号
C8及び比較器10の出力信号C,,と相関をもつよう
になり、AND回路15またはAND回路17が“H”
レベルを出力することはなくなる。このことからラッチ
ングリレー1が誤動作状態から復旧することによってト
ランジスタ20の駆動も自動的に解除される。
同様に、制御回路6の出力信号がit Hrtレベルと
なり、ラッチングリレー1がリセット状態に設定された
時に機械的衝撃等で誤動作し、セット状態になった時は
比較器3の出力信号Bの信号レベルが比較器9の出力信
号C■及び比較器10の出力信号C,,と相関を持たな
くなり、NOT回路14およびAND回路11.13を
介してNOR回路12からII L I+レベルが出力
されトランジスタ21を動作させ、リセットコイルL2
に通電してラッチングリレー1をセット状態からリセッ
ト状態に復旧させる。
なり、ラッチングリレー1がリセット状態に設定された
時に機械的衝撃等で誤動作し、セット状態になった時は
比較器3の出力信号Bの信号レベルが比較器9の出力信
号C■及び比較器10の出力信号C,,と相関を持たな
くなり、NOT回路14およびAND回路11.13を
介してNOR回路12からII L I+レベルが出力
されトランジスタ21を動作させ、リセットコイルL2
に通電してラッチングリレー1をセット状態からリセッ
ト状態に復旧させる。
第3図は本発明に係るラッチングリレー駆動回路の第2
の実施例を示す回路図で、同図において第1図に示す第
1の実施例と同じ構成要素には同じ符号を付しである。
の実施例を示す回路図で、同図において第1図に示す第
1の実施例と同じ構成要素には同じ符号を付しである。
本第2の実施例が第1の実施例と異なる点は、ラッチン
グリレーが1巻線コイル型という点である。同図により
、本第2の実施例の動作について説明する。
グリレーが1巻線コイル型という点である。同図により
、本第2の実施例の動作について説明する。
ラッチングリレー1のコイルL1に極性があり、動作電
流の極性によって、セット状態とリセット状態が決まる
。第1の実施例と同様にNAND回路8の出力が“H”
レベルになると、トランジスタ20.21がオン状態と
なり、トランジスタ21からコイルL1を通して、トラ
ンジスタ20に電流が流れ、セット状態となる。また、
NAND回路7の出力がLLH”レベルになると、トラ
ンジスタ27.28がオン状態となり、トランジスタ2
8からコイルL1を通して、トランジスタ27に電流が
流れ、リセット状態となる。機械的衝撃等で誤動作して
も第1の実施例と同様の動作で復旧する。
流の極性によって、セット状態とリセット状態が決まる
。第1の実施例と同様にNAND回路8の出力が“H”
レベルになると、トランジスタ20.21がオン状態と
なり、トランジスタ21からコイルL1を通して、トラ
ンジスタ20に電流が流れ、セット状態となる。また、
NAND回路7の出力がLLH”レベルになると、トラ
ンジスタ27.28がオン状態となり、トランジスタ2
8からコイルL1を通して、トランジスタ27に電流が
流れ、リセット状態となる。機械的衝撃等で誤動作して
も第1の実施例と同様の動作で復旧する。
第4図は本発明に係る第3の実施例であり、前記第1の
実施例(あるいは第2の実施例)のラッチングリレー駆
動回路を内蔵したラッチングリレーの回路図である。−
点鎖線内はラッチングリレー内部で、2重丸が端子であ
る。本実施例によれば5駆動回路がすべてラッチングリ
レー内部に内蔵されているため、外部回路は直接セット
、リセットを設定する信号レベルを入力するだけで良い
。
実施例(あるいは第2の実施例)のラッチングリレー駆
動回路を内蔵したラッチングリレーの回路図である。−
点鎖線内はラッチングリレー内部で、2重丸が端子であ
る。本実施例によれば5駆動回路がすべてラッチングリ
レー内部に内蔵されているため、外部回路は直接セット
、リセットを設定する信号レベルを入力するだけで良い
。
本発明は、以上説明したようにラッチングリレーの入力
端子の信号を比較することで機械的衝撃等の外的要因に
よる誤動作を検知する手段と、前記手段による誤動作の
復旧手段を設けることにより、リセットスイッチや電源
の再投入することなく、自動的に誤動作の復旧を図るこ
とができる。
端子の信号を比較することで機械的衝撃等の外的要因に
よる誤動作を検知する手段と、前記手段による誤動作の
復旧手段を設けることにより、リセットスイッチや電源
の再投入することなく、自動的に誤動作の復旧を図るこ
とができる。
第1図は本発明に係る第1の実施例の回路図、第2図は
同回路動作を説明するタイムチャート、第3図は本発明
に係る第2の実施例の回路図。 第4図は本発明によるラッチングリレー思区動回路を内
蔵したラッチングリレーの一実施例を示す回路図である
。 1・・・ラッチングリレー、2,3,9.10・・・比
較器、4,5・・・パルス発生回路、6・・・制御回路
。 第 ! 闇 発 じ 凶 晃 圀 晃
同回路動作を説明するタイムチャート、第3図は本発明
に係る第2の実施例の回路図。 第4図は本発明によるラッチングリレー思区動回路を内
蔵したラッチングリレーの一実施例を示す回路図である
。 1・・・ラッチングリレー、2,3,9.10・・・比
較器、4,5・・・パルス発生回路、6・・・制御回路
。 第 ! 闇 発 じ 凶 晃 圀 晃
Claims (1)
- 【特許請求の範囲】 1、入力端子と少なくとも1個の出力端子とを有するラ
ッチングリレーの駆動回路において、前記入力端子の信
号と前記出力端子の信号を比較して、両端子間に接点が
閉じられているべきときに両信号の不一致を検出する検
出手段と、該検出手段の検出出力に応じて再度前記接点
を閉じる復旧手段と を設けたことを特徴とするラッチングリレー駆動回路。 2、セット時に入力端子と接続される第1の出力端子と
、リセット時に入力端子と接続される第2の出力端子と
を有するラッチングリレーの駆動回路において、 セット時に前記入力端子の信号と前記第1の出力端子の
信号を比較して、両信号の不一致を検出する第1の検出
手段と、 該第1の検出手段の検出出力により前記ラッチングリレ
ーを再度セットする第1の復旧手段と、 リセット時に前記入力端子の信号と前記第2の出力端子
の信号を比較して、両信号の不一致を検出する第2の検
出手段と、 該第2の検出手段の検出出力に応じて前記ラッチングリ
レーを再度リセットする第2の復旧手段と を設けたことを特徴とするラッチングリレー駆動回路。 3、前記入力端子に接続された第1の外部端子と、少な
くとも1個の前記出力端子に接続された第2の外部端子
とを有し、請求項1または2記載のラッチングリレー駆
動回路と一体に構成したことを特徴とするラッチングリ
レー。 4、請求項2記載のラッチングリレー駆動回路を内蔵し
たことを特徴とする電話機。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17002490A JPH0462736A (ja) | 1990-06-29 | 1990-06-29 | ラッチングリレー駆動回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17002490A JPH0462736A (ja) | 1990-06-29 | 1990-06-29 | ラッチングリレー駆動回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0462736A true JPH0462736A (ja) | 1992-02-27 |
Family
ID=15897188
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17002490A Pending JPH0462736A (ja) | 1990-06-29 | 1990-06-29 | ラッチングリレー駆動回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0462736A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004094283A1 (en) * | 2003-03-31 | 2004-11-04 | Cardinal Ig Company | Masking machine |
JP2008069579A (ja) * | 2006-09-15 | 2008-03-27 | Misawa Homes Co Ltd | 敷石体基盤、敷石体の製造方法、敷石体基盤の製造方法 |
WO2016147431A1 (ja) * | 2015-03-17 | 2016-09-22 | オムロン株式会社 | 不正使用検出システムおよびこれを備えた電力供給装置 |
-
1990
- 1990-06-29 JP JP17002490A patent/JPH0462736A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2004094283A1 (en) * | 2003-03-31 | 2004-11-04 | Cardinal Ig Company | Masking machine |
JP2008069579A (ja) * | 2006-09-15 | 2008-03-27 | Misawa Homes Co Ltd | 敷石体基盤、敷石体の製造方法、敷石体基盤の製造方法 |
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