JPH045783A - Icカードデータ読出/書込装置及びicカード - Google Patents
Icカードデータ読出/書込装置及びicカードInfo
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- JPH045783A JPH045783A JP2106529A JP10652990A JPH045783A JP H045783 A JPH045783 A JP H045783A JP 2106529 A JP2106529 A JP 2106529A JP 10652990 A JP10652990 A JP 10652990A JP H045783 A JPH045783 A JP H045783A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリと共にマイクロコンピュータ(以下C
PUという)を内蔵したICカードと、このICカード
が着脱自在に装着され、読み出されたデータをICカー
ドから受け取ると共に、ICカードに対して書き込みの
ためのデータを送出するデータ読出/書込装置とを備え
るICデータデータ読出/書込装置及びICカードに関
するものである。
PUという)を内蔵したICカードと、このICカード
が着脱自在に装着され、読み出されたデータをICカー
ドから受け取ると共に、ICカードに対して書き込みの
ためのデータを送出するデータ読出/書込装置とを備え
るICデータデータ読出/書込装置及びICカードに関
するものである。
従来、ICカードとして、メモリの他に該メモリに対す
るデータの読み出し/書き込み制御や、所定の演算処理
を行なうCPUを内蔵し、このCPUにトータルシステ
ムでの高度な分散処理、データのファイル管理、機密保
持管理などを行わせるようにしたものがある。このよう
なICカードのメモリに対してデータの読み出し/書き
込みを行なうときには、ICカードをリーダライタ(R
/W)に対して接触式或いは非接触式で装着し、該R/
Wを介してホストコンピュータなどの所定の装置とIC
カードとを接続することにより、ICカード内のメモリ
とホストコンピュータとの間でデータの授受を行って読
み出し/書き込みを行なう。
るデータの読み出し/書き込み制御や、所定の演算処理
を行なうCPUを内蔵し、このCPUにトータルシステ
ムでの高度な分散処理、データのファイル管理、機密保
持管理などを行わせるようにしたものがある。このよう
なICカードのメモリに対してデータの読み出し/書き
込みを行なうときには、ICカードをリーダライタ(R
/W)に対して接触式或いは非接触式で装着し、該R/
Wを介してホストコンピュータなどの所定の装置とIC
カードとを接続することにより、ICカード内のメモリ
とホストコンピュータとの間でデータの授受を行って読
み出し/書き込みを行なう。
〔発明が解決しようとする課題]
現在、CPLIを内蔵するICカードとR/Wとのアク
セス速度は、接触式及び非接触式にかかわらずホストコ
ンピュータとR/Wのインターフェース(T /F)の
伝送速度に合わせている。これは、ICカードが内蔵し
ているCPUの処理速度に依存せざるを得ないためであ
る。これに対してCPUを内蔵しないメモリカードでは
、R/W上のCPUによるカードとのDMA転送を行っ
たり、高速なI/Fを使用してデータ伝送の高速化を実
現している。
セス速度は、接触式及び非接触式にかかわらずホストコ
ンピュータとR/Wのインターフェース(T /F)の
伝送速度に合わせている。これは、ICカードが内蔵し
ているCPUの処理速度に依存せざるを得ないためであ
る。これに対してCPUを内蔵しないメモリカードでは
、R/W上のCPUによるカードとのDMA転送を行っ
たり、高速なI/Fを使用してデータ伝送の高速化を実
現している。
以上要するに、ICカードはCPLIを内蔵しているが
ゆえにアクセス速度或いはアクセスタイムがメモリカー
ドに比べて著しく遅く大きな欠点となっている。このた
め、ICカードとR/Wとの間の結合を電磁結合などに
よる非接触式にしたときには、ノイズ干渉などの雑音に
より、データアクセスにかかる時間が長くなるほどノイ
ズの影響を受け、データの信顧性が低下してしまう。
ゆえにアクセス速度或いはアクセスタイムがメモリカー
ドに比べて著しく遅く大きな欠点となっている。このた
め、ICカードとR/Wとの間の結合を電磁結合などに
よる非接触式にしたときには、ノイズ干渉などの雑音に
より、データアクセスにかかる時間が長くなるほどノイ
ズの影響を受け、データの信顧性が低下してしまう。
よって本発明は、上述した従来の問題点に鑑み、データ
の伝送速度の高速化を図り、非接触式であってもノイズ
による影響を少なくしたCPU内蔵のICカードを提供
することを課題としている。
の伝送速度の高速化を図り、非接触式であってもノイズ
による影響を少なくしたCPU内蔵のICカードを提供
することを課題としている。
[課題を解決するための手段〕
上記課題を解決するため本発明により成されたICカー
ドデータ読出/書込装置は、第1図の基本構成図に示す
如く、メモリ11と、該メモリ1■に記憶されているデ
ータを読み出し或いは該メモリに対して所定のデータを
書き込む制御や所定の演算処理などを行なうマイクロコ
ンピュータ12と、該マイクロコンピュータ12によら
ず直接前記メモリに対してデータの書き込み或いは該メ
モリに記憶されているデータの読み出しを行なう直接読
み出し/書き込み手段13を有するICカード1と、該
ICカード1が着脱自在に装着され、読み出されたデー
タをICカー11から受け取ると共に、ICカード1に
対して書き込みのためのデータを送出するデータ読出/
書込装置2とを備え、前記ICカード1が、前記データ
読出/書込装置2から入力するデータ分類コマンドに基
づいて、データ分類を判定するデータ分類判定手段12
aと、該データ分類判定手段12aによる判定結果によ
って前記直接読み出し/書き込み手段13を選択的に働
かせる選択手段12bと、前記データ分類判定手段12
aによる判定結果によって前記データ読出/書込装置2
に対してクロックの切換要求信号を送出する切換要求手
段12Cと有し、前記データ読出/書込装置2が、前記
ICカード1の切換要求手段12cからの切換要求信号
によってクロックの速度を切り換えるクロ・ツク切換手
段23を存することを特徴としている。
ドデータ読出/書込装置は、第1図の基本構成図に示す
如く、メモリ11と、該メモリ1■に記憶されているデ
ータを読み出し或いは該メモリに対して所定のデータを
書き込む制御や所定の演算処理などを行なうマイクロコ
ンピュータ12と、該マイクロコンピュータ12によら
ず直接前記メモリに対してデータの書き込み或いは該メ
モリに記憶されているデータの読み出しを行なう直接読
み出し/書き込み手段13を有するICカード1と、該
ICカード1が着脱自在に装着され、読み出されたデー
タをICカー11から受け取ると共に、ICカード1に
対して書き込みのためのデータを送出するデータ読出/
書込装置2とを備え、前記ICカード1が、前記データ
読出/書込装置2から入力するデータ分類コマンドに基
づいて、データ分類を判定するデータ分類判定手段12
aと、該データ分類判定手段12aによる判定結果によ
って前記直接読み出し/書き込み手段13を選択的に働
かせる選択手段12bと、前記データ分類判定手段12
aによる判定結果によって前記データ読出/書込装置2
に対してクロックの切換要求信号を送出する切換要求手
段12Cと有し、前記データ読出/書込装置2が、前記
ICカード1の切換要求手段12cからの切換要求信号
によってクロックの速度を切り換えるクロ・ツク切換手
段23を存することを特徴としている。
また、本発明によるICカードは、第1図の基本構成図
に示す如く、メモリ11と、該メモリ11に記憶されて
いるデータを読み出し或いは該メモリ11に対して所定
のデータを書き込む制御や所定の演算処理などを行なう
マイクロコンピュータ12と、該マイクロコンピュータ
12によらず直接前記メモリ11に対してデータの書き
込み或いは該メモリに記憶されているデータの読み出し
を行なう直接読み出し/書き込み手段13と、外部から
入力するデータ分類コマンドに基づいて、データ分類を
判定するデータ分類判定手段12aと、該データ分類判
定手段12aによる判定結果によって前記直接読み出し
/書き込み手段13を選択的に働かせる選択手段12b
と、前記データ分類判定手段12bによる判定結果によ
って外部に対してクロックの切換要求信号を送出する切
換要求手段12cとを有することを特徴している。
に示す如く、メモリ11と、該メモリ11に記憶されて
いるデータを読み出し或いは該メモリ11に対して所定
のデータを書き込む制御や所定の演算処理などを行なう
マイクロコンピュータ12と、該マイクロコンピュータ
12によらず直接前記メモリ11に対してデータの書き
込み或いは該メモリに記憶されているデータの読み出し
を行なう直接読み出し/書き込み手段13と、外部から
入力するデータ分類コマンドに基づいて、データ分類を
判定するデータ分類判定手段12aと、該データ分類判
定手段12aによる判定結果によって前記直接読み出し
/書き込み手段13を選択的に働かせる選択手段12b
と、前記データ分類判定手段12bによる判定結果によ
って外部に対してクロックの切換要求信号を送出する切
換要求手段12cとを有することを特徴している。
こ作 用〕
以上の構成において、ICカード1内のマイクロコンピ
ュータI2は、メモリ11に対してデータの読み出し/
書き込み制御や、所定の演−算制面を行う。また、直接
読み出し/書き込み手段13は、データ読出/書込装置
2から入力するデータ分類コマンドに基づいてデータ分
類判定手段12aが行うデータ分類の判定結果によって
選択手段12bにより働かされる。また、データ分類判
定手段12aによる判定結果によって切換要求手段12
Cが、データ読出/書込装置2に対してクロックの切換
要求信号を送出し、これに応じてデータ読出/書込装置
2内のクロック切換手段23がICカードlへのクロッ
クの速度を切り換えるので、ICカードデータ読出/書
込装置におけるICカードの読出及び書込のためのデー
タの伝送速度をデータの種類に応じて高低に切り換える
ことができる。
ュータI2は、メモリ11に対してデータの読み出し/
書き込み制御や、所定の演−算制面を行う。また、直接
読み出し/書き込み手段13は、データ読出/書込装置
2から入力するデータ分類コマンドに基づいてデータ分
類判定手段12aが行うデータ分類の判定結果によって
選択手段12bにより働かされる。また、データ分類判
定手段12aによる判定結果によって切換要求手段12
Cが、データ読出/書込装置2に対してクロックの切換
要求信号を送出し、これに応じてデータ読出/書込装置
2内のクロック切換手段23がICカードlへのクロッ
クの速度を切り換えるので、ICカードデータ読出/書
込装置におけるICカードの読出及び書込のためのデー
タの伝送速度をデータの種類に応じて高低に切り換える
ことができる。
また、ICカード1内の直接読み出し/書き込み手段1
3は、外部から入力するデータ分類コマンドに基づいて
データ分類判定手段12aが行うデータ分類の判定結果
によって選択手段12bにより選択的に働かされる。そ
して、データ分類判定手段12aによる判定結果りこよ
って切換要求手段12Cが、外部に対してクロックの切
換要求信号を送出するようにしているので、該切換要求
信号に応じて外部から人力するクロックにより読出及び
書込のためのデータの伝送速度をデータの種類に応して
高低に切り換えることができる。
3は、外部から入力するデータ分類コマンドに基づいて
データ分類判定手段12aが行うデータ分類の判定結果
によって選択手段12bにより選択的に働かされる。そ
して、データ分類判定手段12aによる判定結果りこよ
って切換要求手段12Cが、外部に対してクロックの切
換要求信号を送出するようにしているので、該切換要求
信号に応じて外部から人力するクロックにより読出及び
書込のためのデータの伝送速度をデータの種類に応して
高低に切り換えることができる。
よって、メモリ11に対するデータの読み出し或いは書
き込みが、ICカード内のマイクロコンピュータ12に
よって全て行われるものに比べて高速に行えるようにな
る。
き込みが、ICカード内のマイクロコンピュータ12に
よって全て行われるものに比べて高速に行えるようにな
る。
以下、本考案の実施例を図面に基づいて説明する。
第2図は本発明によるICカードの一実施例を示し、同
図において、1は接触端子を持たない非接触式のICカ
ードであり、該ICカード1はその内部にEPROMや
EEPROMなどから構成されたデータメモリ11と、
CPU12と、直接メモリアクセスコントローラ(以下
DMACという)13と、110切換回路14と、シリ
アル/パラレル変換回路15と、パラレル/シリアル変
換回路16と、復調回路17と、変調回路18と、受信
コイル19と、送信コイル20と、整流平滑及び電圧安
定化回路21と、発振回路22とを備える。
図において、1は接触端子を持たない非接触式のICカ
ードであり、該ICカード1はその内部にEPROMや
EEPROMなどから構成されたデータメモリ11と、
CPU12と、直接メモリアクセスコントローラ(以下
DMACという)13と、110切換回路14と、シリ
アル/パラレル変換回路15と、パラレル/シリアル変
換回路16と、復調回路17と、変調回路18と、受信
コイル19と、送信コイル20と、整流平滑及び電圧安
定化回路21と、発振回路22とを備える。
また、2はリーダライタ(R/W)でり、該R/ W2
はI10切換回路2Iと、コマンド判別回路22と、タ
イミング制御回路23と、バッファメモリ24と、イン
ターフェース25と、シリアル/パラレル変換回路26
と、パラレル/シリアル変換回路27と、復調回路28
と、変調回路29と、受信コイル30と、送信コイル3
1と、発振回路32とを備える。
はI10切換回路2Iと、コマンド判別回路22と、タ
イミング制御回路23と、バッファメモリ24と、イン
ターフェース25と、シリアル/パラレル変換回路26
と、パラレル/シリアル変換回路27と、復調回路28
と、変調回路29と、受信コイル30と、送信コイル3
1と、発振回路32とを備える。
以上の構成において、R/W2に対してICカード1を
非接触式で装着すると、送信コイル31゜20と受信コ
イル19.30とが互いに電磁結合され、送信コイルが
発生する磁界の変化を受信コイルにより誘導電流として
取り出し、データの送受信や電源供給を非接継代で行う
。なお、電磁結合の他に光結合やマイクロ波によっても
非接継代で送受信を行なうことができる。
非接触式で装着すると、送信コイル31゜20と受信コ
イル19.30とが互いに電磁結合され、送信コイルが
発生する磁界の変化を受信コイルにより誘導電流として
取り出し、データの送受信や電源供給を非接継代で行う
。なお、電磁結合の他に光結合やマイクロ波によっても
非接継代で送受信を行なうことができる。
ICカードl内のCPU12は、メモリ11に対して読
み出し/書き込み制御信号(以下R/W信号という)と
アドレス信号を出力し、CPU 12を介してメモリ1
1のデータがI10切換回路14に入出力される。更に
、CPU12は内部のマイクロプログラムの中にDMA
Cプログラムを内蔵している。
み出し/書き込み制御信号(以下R/W信号という)と
アドレス信号を出力し、CPU 12を介してメモリ1
1のデータがI10切換回路14に入出力される。更に
、CPU12は内部のマイクロプログラムの中にDMA
Cプログラムを内蔵している。
また、DMACl3はメモリ11に対してR/W信号、
アドレス信号を出力し、メモリ11のデータがI10切
換回路14に直接入出力される。
アドレス信号を出力し、メモリ11のデータがI10切
換回路14に直接入出力される。
I10切換回路14はDMAC13に対して直接メモリ
アクセス(以下DMAという)の要求信号を出力し、D
MACl3はI10切換回路14に対してDMAの許可
信号を出力し、これによって110切換回路14はCP
UI 2を介したデータの読み出し/書き込みと、CP
U12を介さずに直接メモリ11に対するデータの読み
出し/書き込みを切換える。メモリ11からのパラレル
データ1ま110切換回路14を介してパラレル/シリ
アル変換回路16に入力されシリアルデータに変換され
、更に変調回路18乙こより変調されて送信コイル20
に入力される。
アクセス(以下DMAという)の要求信号を出力し、D
MACl3はI10切換回路14に対してDMAの許可
信号を出力し、これによって110切換回路14はCP
UI 2を介したデータの読み出し/書き込みと、CP
U12を介さずに直接メモリ11に対するデータの読み
出し/書き込みを切換える。メモリ11からのパラレル
データ1ま110切換回路14を介してパラレル/シリ
アル変換回路16に入力されシリアルデータに変換され
、更に変調回路18乙こより変調されて送信コイル20
に入力される。
一方、受信コイル19で受信されたシリアルデータは復
調回路17により復調され、シリアル/パラレル変換回
路15でパラレルデータに変換されて110切換回路1
4に入力される。また受信コイル19で受信された電源
は、整流平滑及び電圧安定化回路21により整流平滑と
電圧安定化が行なわれて各部に供給される。また、発振
回路22はCPUI 2とDMACl3に動作クロック
を与える。
調回路17により復調され、シリアル/パラレル変換回
路15でパラレルデータに変換されて110切換回路1
4に入力される。また受信コイル19で受信された電源
は、整流平滑及び電圧安定化回路21により整流平滑と
電圧安定化が行なわれて各部に供給される。また、発振
回路22はCPUI 2とDMACl3に動作クロック
を与える。
メモリ11は、処理結果や一時データなどの各種汎用デ
ータを記憶する汎用データ領域111と、識別コード(
ID)などの所定データを登録するための登録データ領
域112とを有する。具体的には、登録データ(カード
設定データ)としては、■パソコン、データ管理装置か
らICカードlの立ち上げを行いICカード1内のCP
IJ12を活性化させるためのデータ、■正当性f1′
fE認などの処理を行うためのIDデータ、■メモリ1
1なとのICカード1内のシステムの管理、設定を行う
ためのデータがあり、汎用データとしては、ICカード
l内のメモリ11に蓄積された日報データがある。要す
るに、登録データはrCカード1のシステムを設定した
りする、所謂カードコントロールデータであり、汎用デ
ータは上記設定終了後にICカード1と装置間で授受さ
れる一般にICカードlの内容に関係しないデータであ
る。なお、DMACl3は、同図に点線で示すように、
CPU12と1チツプで構成されるものでもよい。
ータを記憶する汎用データ領域111と、識別コード(
ID)などの所定データを登録するための登録データ領
域112とを有する。具体的には、登録データ(カード
設定データ)としては、■パソコン、データ管理装置か
らICカードlの立ち上げを行いICカード1内のCP
IJ12を活性化させるためのデータ、■正当性f1′
fE認などの処理を行うためのIDデータ、■メモリ1
1なとのICカード1内のシステムの管理、設定を行う
ためのデータがあり、汎用データとしては、ICカード
l内のメモリ11に蓄積された日報データがある。要す
るに、登録データはrCカード1のシステムを設定した
りする、所謂カードコントロールデータであり、汎用デ
ータは上記設定終了後にICカード1と装置間で授受さ
れる一般にICカードlの内容に関係しないデータであ
る。なお、DMACl3は、同図に点線で示すように、
CPU12と1チツプで構成されるものでもよい。
R/W2において、インターフェース25を介してホス
トコンピュータ3から入力されるR/W信号は、バッフ
ァメモリ24とf10切換回路21に入力される。また
、ホストコンピュータ3からの読み出し/書き込みデー
タは、バッファメモリ24を介して■/○切換回路21
に入出力される。そして、ICカード1内のメモリ11
に記憶されているデータを読み出すときには、受信コイ
ル30によりメモリ11のデータを受信し、復調回路2
8でこれを復調してシリアル/パラレル変換回路26に
おいてパラレルデータに変換し、コマンド判別回路22
を介してI10切換回路21に入力し、更にバッファメ
モリ24、インターフェース25を介してポトスコンピ
ュータ3に対シて出力する。また、データをメモリ11
cこ書き込むときと、R/W信号をICカード1に出力
するときには、ホストコンピュータ3がらのデータ及び
R/W信号をインターフェース25、バッファメモリ2
4、I10切換回路21を介してパラレル/シリアル回
路27に入力してシリアル変換し、更に変調回路29に
より変調して送信コイル31に出力する。
トコンピュータ3から入力されるR/W信号は、バッフ
ァメモリ24とf10切換回路21に入力される。また
、ホストコンピュータ3からの読み出し/書き込みデー
タは、バッファメモリ24を介して■/○切換回路21
に入出力される。そして、ICカード1内のメモリ11
に記憶されているデータを読み出すときには、受信コイ
ル30によりメモリ11のデータを受信し、復調回路2
8でこれを復調してシリアル/パラレル変換回路26に
おいてパラレルデータに変換し、コマンド判別回路22
を介してI10切換回路21に入力し、更にバッファメ
モリ24、インターフェース25を介してポトスコンピ
ュータ3に対シて出力する。また、データをメモリ11
cこ書き込むときと、R/W信号をICカード1に出力
するときには、ホストコンピュータ3がらのデータ及び
R/W信号をインターフェース25、バッファメモリ2
4、I10切換回路21を介してパラレル/シリアル回
路27に入力してシリアル変換し、更に変調回路29に
より変調して送信コイル31に出力する。
一方、ホストコンピュータ3からのメモリ11のアドレ
ス信号は、インターフェース25、タイミング制御回路
23及びバッファメモリ24を介してI10切換回路2
1L:入力され、パラレル/シリアル変換回路27、変
調回路29、送信コイル31を通してICカード1に出
力される。
ス信号は、インターフェース25、タイミング制御回路
23及びバッファメモリ24を介してI10切換回路2
1L:入力され、パラレル/シリアル変換回路27、変
調回路29、送信コイル31を通してICカード1に出
力される。
タイミング制御回路23は、発振回路32からのクロッ
クに基づき、通常速度の通常クロ、りと、高速度の高速
クロックの2種類のクロックを選択的に出力する。そし
て、通常クロックのときにはメモリ11の登録データ領
域112に対してCPU12によるデータの読み出し/
書き込みを行ない、高速クロックのときには汎用データ
領域111に対してDMAによる読み出し/書き込みを
行つ。
クに基づき、通常速度の通常クロ、りと、高速度の高速
クロックの2種類のクロックを選択的に出力する。そし
て、通常クロックのときにはメモリ11の登録データ領
域112に対してCPU12によるデータの読み出し/
書き込みを行ない、高速クロックのときには汎用データ
領域111に対してDMAによる読み出し/書き込みを
行つ。
また、コマンド判別回路22は、受信コイル30、復調
回路28、シリアル/パラレル変換回路26を介してI
Cカード1から出力された速度変換要求信号をデコード
し、そのデコード結果をタイミング制御回路23に入力
することにより、このタイミング制御回路23からの上
記クロック速度を設定する。なお、I10切換回路14
.21はクロック速度を常時監視してタイミングのずれ
を防止している。
回路28、シリアル/パラレル変換回路26を介してI
Cカード1から出力された速度変換要求信号をデコード
し、そのデコード結果をタイミング制御回路23に入力
することにより、このタイミング制御回路23からの上
記クロック速度を設定する。なお、I10切換回路14
.21はクロック速度を常時監視してタイミングのずれ
を防止している。
上述のことを行うために予めICカード1のコマンドと
して、「登録データ書込」、「汎用データ書込1、「登
録データ読出」及び「汎用データ読出」を用意しておく
。これらのコマンドをICカード1かデコードすること
により、登録データと汎用データの区別、読出と書込の
区別を行うことができる。ICカード1は上記によって
R/Wに速度切換要求を行い、このためにICカード1
からの出力回路はフリップフロップを用い、ICカード
が活性化(CPU12のプロクラムのりセットなどのカ
ードのリセット処理)を行うときには登録データ速度で
行うように出力信号を送出する。このときの信号は、他
のコマンドと重複しないようなものを選定し、誤動作を
防止するようにする。ICカード1が活性化されてから
のICカード1とR/Wの伝送速度は、平常では低速に
なっているので、速度切換コマンドを汎用データのリー
ド、ライトのオン、オフの区別をすることで制御するこ
とができる。
して、「登録データ書込」、「汎用データ書込1、「登
録データ読出」及び「汎用データ読出」を用意しておく
。これらのコマンドをICカード1かデコードすること
により、登録データと汎用データの区別、読出と書込の
区別を行うことができる。ICカード1は上記によって
R/Wに速度切換要求を行い、このためにICカード1
からの出力回路はフリップフロップを用い、ICカード
が活性化(CPU12のプロクラムのりセットなどのカ
ードのリセット処理)を行うときには登録データ速度で
行うように出力信号を送出する。このときの信号は、他
のコマンドと重複しないようなものを選定し、誤動作を
防止するようにする。ICカード1が活性化されてから
のICカード1とR/Wの伝送速度は、平常では低速に
なっているので、速度切換コマンドを汎用データのリー
ド、ライトのオン、オフの区別をすることで制御するこ
とができる。
第3図は、rcカード1内のCPU12が実行する仕事
(一部その他の回路の処理も含む)を示すフローチャー
ト図であり、CPU12はICカード1がR/W2に装
着されると起動され、まずステップS1においてICカ
ード1を活性化し、タイミング制御回路23に対してメ
モリ11の読み出し/書き込み速度をCPUI 2を介
した読み出し/書き込みを行なう通常の速度に設定する
と共に、ICカード1の正当性を確保する。
(一部その他の回路の処理も含む)を示すフローチャー
ト図であり、CPU12はICカード1がR/W2に装
着されると起動され、まずステップS1においてICカ
ード1を活性化し、タイミング制御回路23に対してメ
モリ11の読み出し/書き込み速度をCPUI 2を介
した読み出し/書き込みを行なう通常の速度に設定する
と共に、ICカード1の正当性を確保する。
次にステップS2においてR/W2を介してホストコン
ピュータ3からデータ分類コマンドと共に入力するR/
W信号に基づいてメモリ11に対するデータの読み出し
か、書き込みかを判定し、読み出し処理であればステッ
プS3に進む。
ピュータ3からデータ分類コマンドと共に入力するR/
W信号に基づいてメモリ11に対するデータの読み出し
か、書き込みかを判定し、読み出し処理であればステッ
プS3に進む。
ステップS3においては、読み出しコマンドとアドレス
信号をR/W2から受信コイル19、復調回路17、シ
リアル/パラレル変換回路15、I10切換回路14を
介して受信する。次に、ステップS4において、上記デ
ータ分類コマンドに基づいて読み出すデータが汎用デー
タであるか登録データであるかを判定し、登録データで
あればステップS5に進み、ここでCPU12からメモ
リ11の登録データ領域112にアクセスし、次のステ
ップS6においてこのアクセスしたアドレスのデータを
取り込むと共に、I10切換回路14、パラレル/シリ
アル変換回路16、変調回路18、送信コイル20を介
してR/W2に対して出力させる。
信号をR/W2から受信コイル19、復調回路17、シ
リアル/パラレル変換回路15、I10切換回路14を
介して受信する。次に、ステップS4において、上記デ
ータ分類コマンドに基づいて読み出すデータが汎用デー
タであるか登録データであるかを判定し、登録データで
あればステップS5に進み、ここでCPU12からメモ
リ11の登録データ領域112にアクセスし、次のステ
ップS6においてこのアクセスしたアドレスのデータを
取り込むと共に、I10切換回路14、パラレル/シリ
アル変換回路16、変調回路18、送信コイル20を介
してR/W2に対して出力させる。
上記ステップS4の判定の結果読み出すデータが汎用デ
ータであればステップS7に進み、CPU12はDMA
プログラムを実行する。これによりCPU12はスタン
バイとなり、R/W信号、アドレス信号、データの各ハ
スの所有権はCPU12からDMACl3に切替わる。
ータであればステップS7に進み、CPU12はDMA
プログラムを実行する。これによりCPU12はスタン
バイとなり、R/W信号、アドレス信号、データの各ハ
スの所有権はCPU12からDMACl3に切替わる。
すなわち、ステップS4の実行によってCPUI 2は
、外部装置であるホストコンピュータ3がら読み出しコ
マンドと共に入力するデータ分類コマンドに基づいて、
前記直接読み出し/書き込み手段としてのDMACl3
を選択的に働かせる選択手段として機能している。
、外部装置であるホストコンピュータ3がら読み出しコ
マンドと共に入力するデータ分類コマンドに基づいて、
前記直接読み出し/書き込み手段としてのDMACl3
を選択的に働かせる選択手段として機能している。
次にステップS8に進み、R/W2に対して速度切換要
求信号(高速クロックの要求信号)を出力する。その後
ステップS9において、R/W2がこの要求信号を受信
コイル30で受信し、復調回路28、シリアル/パラレ
ル変換回路26を介してコマンド判別回路22が入力し
てこれをデコードする。そしてステップS10において
タイミング制御回路23が通常速度から高速度の高速ク
ロック発振に切換わる。次のステップSllにおいては
、速度が切換わったか否かを判定し、判定がYESなら
ばステップSL2においてR/W2からICカードlに
対して読み出しアドレス信号をパラレル/シリアル変換
回路27、変調回路29、送信コイル31を介して出力
する。次にステップS13に進み、ここでDMACl3
はシ亥アドレス信号によりメモリ11の汎用データ領域
111をアクセスし、そこに記録されているデータをパ
ラレル/シリアル変換回路16、変調回路18、送信コ
イル20を介してR/W2に対して出力する。上記ステ
ップ810〜S13がDMA転送処理である。
求信号(高速クロックの要求信号)を出力する。その後
ステップS9において、R/W2がこの要求信号を受信
コイル30で受信し、復調回路28、シリアル/パラレ
ル変換回路26を介してコマンド判別回路22が入力し
てこれをデコードする。そしてステップS10において
タイミング制御回路23が通常速度から高速度の高速ク
ロック発振に切換わる。次のステップSllにおいては
、速度が切換わったか否かを判定し、判定がYESなら
ばステップSL2においてR/W2からICカードlに
対して読み出しアドレス信号をパラレル/シリアル変換
回路27、変調回路29、送信コイル31を介して出力
する。次にステップS13に進み、ここでDMACl3
はシ亥アドレス信号によりメモリ11の汎用データ領域
111をアクセスし、そこに記録されているデータをパ
ラレル/シリアル変換回路16、変調回路18、送信コ
イル20を介してR/W2に対して出力する。上記ステ
ップ810〜S13がDMA転送処理である。
そしてステップS14において、上記データの送出後R
/W2に対して通常速度に再度切換えるための速度切換
要求信号を出力し、ステップS15においてコマンド判
別回路22かこれをデコートし、ステップS16におい
てタイミング回路23が該デコード出力により通常速度
の通常クロック発振に切換える。その後ステップS17
において通常速度に切替ったか否かを判定し、YESな
らばステップS33に進み、DMAC13はcpU12
に対してDMA転送処理の終了信号とCPUアクティブ
信号を出力し、DMACプログラムを終了して制御権を
CPU12に渡す。これによりハスの所有権は再びCP
U12のものとなり、メインプログラムが実行される。
/W2に対して通常速度に再度切換えるための速度切換
要求信号を出力し、ステップS15においてコマンド判
別回路22かこれをデコートし、ステップS16におい
てタイミング回路23が該デコード出力により通常速度
の通常クロック発振に切換える。その後ステップS17
において通常速度に切替ったか否かを判定し、YESな
らばステップS33に進み、DMAC13はcpU12
に対してDMA転送処理の終了信号とCPUアクティブ
信号を出力し、DMACプログラムを終了して制御権を
CPU12に渡す。これによりハスの所有権は再びCP
U12のものとなり、メインプログラムが実行される。
上記ステップS2における判定の結果が、メモリ11に
対するデータの書き込みであれば、ステップ518に進
む。このステップS18においては、書き込みコマンド
とアドレス信号をR/W2から受信コイル19、復調回
路17、シリアル/パラレル変換回路15、I10切換
回路14を介して受信する。次にステップS19におい
て書き込みデータが登録データか汎用データであるかを
判定し、登録データであればステップS20に進んで、
メモリ11の登録データ領域112をアクセスし、次の
ステップS21において、ホストコンピュータ3からの
書き込みデータをR/W2を介して入力し、更に受信コ
イル19、復調回路17、シリアル/パラレル変換回路
15、■/○切換回路14を通して入力して上記アクセ
スしたアドレスに書き込みデータを書き込む。
対するデータの書き込みであれば、ステップ518に進
む。このステップS18においては、書き込みコマンド
とアドレス信号をR/W2から受信コイル19、復調回
路17、シリアル/パラレル変換回路15、I10切換
回路14を介して受信する。次にステップS19におい
て書き込みデータが登録データか汎用データであるかを
判定し、登録データであればステップS20に進んで、
メモリ11の登録データ領域112をアクセスし、次の
ステップS21において、ホストコンピュータ3からの
書き込みデータをR/W2を介して入力し、更に受信コ
イル19、復調回路17、シリアル/パラレル変換回路
15、■/○切換回路14を通して入力して上記アクセ
スしたアドレスに書き込みデータを書き込む。
また上記ステップSL9の判定の結果、読み出すデータ
が汎用データであれば、ステップS22に進み、ここで
DMAプログラムに分岐してメインプログラムを停止す
る。これによりCPUI 2はスタンバイとなり、R/
W信号、アドレス信号、データの各ハスの所有権はCP
U12からDMACl3に切替わる。すなわち、ステッ
プS19の実行によってCPU12は、外部装置である
ホストコンピュータ3から書き込みコマンド′と共に入
力するデータ分類コマンドに基づいて、前記直接読み出
し/書き込み手段としてのDMAC13を選択的に働か
せる選択手段として機能している。
が汎用データであれば、ステップS22に進み、ここで
DMAプログラムに分岐してメインプログラムを停止す
る。これによりCPUI 2はスタンバイとなり、R/
W信号、アドレス信号、データの各ハスの所有権はCP
U12からDMACl3に切替わる。すなわち、ステッ
プS19の実行によってCPU12は、外部装置である
ホストコンピュータ3から書き込みコマンド′と共に入
力するデータ分類コマンドに基づいて、前記直接読み出
し/書き込み手段としてのDMAC13を選択的に働か
せる選択手段として機能している。
次にステップS23に進み、DMAC13はR/W2に
対して速度切換要求信号(高速クロックの要求信号)を
出力する。R/W2は該要求信号を受信コイル30で受
信し、ステップS24において復調回路28、シリアル
/パラレル変換回路26を介してコマンド判別回路22
に入力し、これをデコードする。そしてステップS25
においてタイミング制御回路23が通常速度から高速度
の高速クロック発振に切換える。次のステップS26で
は、速度が切替わったか否かを判定し、YESならばス
テップS27において、R/W2からICカードlに対
して書き込みアドレス信号と書き込みデータがパラレル
/シリアル変換回路27、変調回路29、送信コイル3
1を介して出力される。次にステップS28に進み、こ
こでDMACl3は該アドレス信号によりメモリ11の
汎用データ領域111をアクセスし、書き込みデー夕を
書き込み格納する。上記ステップ325〜S28がD
M A転送処理である。
対して速度切換要求信号(高速クロックの要求信号)を
出力する。R/W2は該要求信号を受信コイル30で受
信し、ステップS24において復調回路28、シリアル
/パラレル変換回路26を介してコマンド判別回路22
に入力し、これをデコードする。そしてステップS25
においてタイミング制御回路23が通常速度から高速度
の高速クロック発振に切換える。次のステップS26で
は、速度が切替わったか否かを判定し、YESならばス
テップS27において、R/W2からICカードlに対
して書き込みアドレス信号と書き込みデータがパラレル
/シリアル変換回路27、変調回路29、送信コイル3
1を介して出力される。次にステップS28に進み、こ
こでDMACl3は該アドレス信号によりメモリ11の
汎用データ領域111をアクセスし、書き込みデー夕を
書き込み格納する。上記ステップ325〜S28がD
M A転送処理である。
そしてステップS29において上記データの書き込み後
R/W2に対して通常速度に再度切換えるための速度切
換要求信号を出力し、ステップS30においてコマンド
判別回路22がこれをデコードし、ステップS31にお
いてタイミング回路23がこのデコード出力により通常
速度の通常クロック発振に切換える。そしてステップS
32において通常速度に切替ったか否かを判定し、YE
Sならばステップ333に行き、DMACl3はCPU
I 2に対してDMA転送処理の終了信号とCPUアク
ティブ信号を出力し、DMACプログラムを終了して制
御権をCPU12に渡す。これによりハスの所有権は再
びCPtJ12のものとなり、メインプログラムが実行
される。
R/W2に対して通常速度に再度切換えるための速度切
換要求信号を出力し、ステップS30においてコマンド
判別回路22がこれをデコードし、ステップS31にお
いてタイミング回路23がこのデコード出力により通常
速度の通常クロック発振に切換える。そしてステップS
32において通常速度に切替ったか否かを判定し、YE
Sならばステップ333に行き、DMACl3はCPU
I 2に対してDMA転送処理の終了信号とCPUアク
ティブ信号を出力し、DMACプログラムを終了して制
御権をCPU12に渡す。これによりハスの所有権は再
びCPtJ12のものとなり、メインプログラムが実行
される。
なお、上記実施例では非接触式のICカードについて説
明したが、接触式であってもよい。しかし、非接触型の
ICカードに適用したときには、データがICカードと
送受信手段間の空間に存在する時間が短縮されるので、
外来ノイズ等に対するデータの信転性が向上する。
明したが、接触式であってもよい。しかし、非接触型の
ICカードに適用したときには、データがICカードと
送受信手段間の空間に存在する時間が短縮されるので、
外来ノイズ等に対するデータの信転性が向上する。
以上説明したように本発明によれば、直接読み出し/書
き込み手段が、マイクロコンピュータニよらず直接メモ
リに対してデータの読み出し/書き込みを行うようにな
っているので、メモリに対するデータの読み出し或いは
書き込みが、マイクロコンピュータによって行われるも
のに比べて高速に行えるようになり、また短時間で大量
のデータの読み出し/書き込みが可能となるので、非接
触型のICカードであっても、データが外来ノイズに曝
される時間が短縮されるので、外来ノイズ等に対するデ
ータの信転性が向上するという効果が得られる。
き込み手段が、マイクロコンピュータニよらず直接メモ
リに対してデータの読み出し/書き込みを行うようにな
っているので、メモリに対するデータの読み出し或いは
書き込みが、マイクロコンピュータによって行われるも
のに比べて高速に行えるようになり、また短時間で大量
のデータの読み出し/書き込みが可能となるので、非接
触型のICカードであっても、データが外来ノイズに曝
される時間が短縮されるので、外来ノイズ等に対するデ
ータの信転性が向上するという効果が得られる。
第1図は本発明によるICカードデータ読出/書込装置
及びICカードの基本構成を示すブロック図、 第2図は本発明によるICカードデータ読出/書込装置
の実施例を示す図、 第3図は第2図中のCPLIが行う仕事を示すフローチ
ャート図である。 1・・・ICカード、11・・・メモリ、12・・・マ
イクロコンピュータ(CPU) 、12a・・・データ
分類判定手段、12b・・・選択手段、12c・・・切
換要求手段、13・・・直接読み出し/書き込み手段(
DMAC) 、2・・・データ読出/書込装置(リーダ
ライタ)、23・・・クロック切換手段。
及びICカードの基本構成を示すブロック図、 第2図は本発明によるICカードデータ読出/書込装置
の実施例を示す図、 第3図は第2図中のCPLIが行う仕事を示すフローチ
ャート図である。 1・・・ICカード、11・・・メモリ、12・・・マ
イクロコンピュータ(CPU) 、12a・・・データ
分類判定手段、12b・・・選択手段、12c・・・切
換要求手段、13・・・直接読み出し/書き込み手段(
DMAC) 、2・・・データ読出/書込装置(リーダ
ライタ)、23・・・クロック切換手段。
Claims (2)
- (1)メモリと、該メモリに記憶されているデータを読
み出し或いは該メモリに対して所定のデータを書き込む
制御や所定の演算処理などを行なうマイクロコンピュー
タと、該マイクロコンピュータによらず直接前記メモリ
に対してデータの書き込み或いは該メモリに記憶されて
いるデータの読み出しを行なう直接読み出し/書き込み
手段を有するICカードと、 該ICカードが着脱自在に装着され、読み出されたデー
タをICカードから受け取ると共に、ICカードに対し
て書き込みのためのデータを送出するデータ読出/書込
装置とを備え、 前記ICカードが、前記データ読出/書込装置から入力
するデータ分類コマンドに基づいて、データ分類を判定
するデータ分類判定手段と、該データ分類判定手段によ
る判定結果によって前記直接読み出し/書き込み手段を
選択的に働かせる選択手段と、前記データ分類判定手段
による判定結果によって前記データ読出/書込装置に対
してクロックの切換要求信号を送出する切換要求手段と
を有し、 前記データ読出/書込装置が、前記ICカードの切換要
求手段からの切換要求信号によってクロックの速度を切
り換えるクロック切換手段を有する、 ことを特徴とするICカードデータ読出/書込装置。 - (2)メモリと、該メモリに記憶されているデータを読
み出し或いは該メモリに対して所定のデータを書き込む
制御や所定の演算処理などを行なうマイクロコンピュー
タと、該マイクロコンピュータによらず直接前記メモリ
に対してデータの書き込み或いは該メモリに記憶されて
いるデータの読み出しを行なう直接読み出し/書き込み
手段と、外部から入力するデータ分類コマンドに基づい
て、データ分類を判定するデータ分類判定手段と、該デ
ータ分類判定手段による判定結果によって前記直接読み
出し/書き込み手段を選択的に働かせる選択手段と、前
記データ分類判定手段による判定結果によって外部に対
してクロックの切換要求信号を送出する切換要求手段と
を有する、 ことを特徴とするICカード。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2106529A JP2879163B2 (ja) | 1990-04-24 | 1990-04-24 | Icカードデータ読出/書込装置及びicカード |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2106529A JP2879163B2 (ja) | 1990-04-24 | 1990-04-24 | Icカードデータ読出/書込装置及びicカード |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH045783A true JPH045783A (ja) | 1992-01-09 |
JP2879163B2 JP2879163B2 (ja) | 1999-04-05 |
Family
ID=14435921
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2106529A Expired - Lifetime JP2879163B2 (ja) | 1990-04-24 | 1990-04-24 | Icカードデータ読出/書込装置及びicカード |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2879163B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05242688A (ja) * | 1992-02-27 | 1993-09-21 | Hitachi Ltd | フラッシュeepromを用いた記録再生装置 |
JP2003123044A (ja) * | 2001-10-18 | 2003-04-25 | Sanyo Electric Co Ltd | アクセス制御方法及び電子機器 |
US7055752B2 (en) | 2000-05-22 | 2006-06-06 | Matsushita Electric Industrial Co., Ltd. | IC card |
JP2012194906A (ja) * | 2011-03-17 | 2012-10-11 | Toshiba Corp | 携帯可能電子装置、icカード、データ処理装置および携帯可能電子装置の通信制御方法 |
JP2014130633A (ja) * | 2014-03-10 | 2014-07-10 | Toshiba Corp | 携帯可能電子装置、icカード、データ処理装置および携帯可能電子装置の通信制御方法 |
-
1990
- 1990-04-24 JP JP2106529A patent/JP2879163B2/ja not_active Expired - Lifetime
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05242688A (ja) * | 1992-02-27 | 1993-09-21 | Hitachi Ltd | フラッシュeepromを用いた記録再生装置 |
US7055752B2 (en) | 2000-05-22 | 2006-06-06 | Matsushita Electric Industrial Co., Ltd. | IC card |
JP2003123044A (ja) * | 2001-10-18 | 2003-04-25 | Sanyo Electric Co Ltd | アクセス制御方法及び電子機器 |
JP2012194906A (ja) * | 2011-03-17 | 2012-10-11 | Toshiba Corp | 携帯可能電子装置、icカード、データ処理装置および携帯可能電子装置の通信制御方法 |
JP2014130633A (ja) * | 2014-03-10 | 2014-07-10 | Toshiba Corp | 携帯可能電子装置、icカード、データ処理装置および携帯可能電子装置の通信制御方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2879163B2 (ja) | 1999-04-05 |
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