JPH0457546A - Speed conversion circuit - Google Patents
Speed conversion circuitInfo
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- JPH0457546A JPH0457546A JP2169162A JP16916290A JPH0457546A JP H0457546 A JPH0457546 A JP H0457546A JP 2169162 A JP2169162 A JP 2169162A JP 16916290 A JP16916290 A JP 16916290A JP H0457546 A JPH0457546 A JP H0457546A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は速度変換回路に関し、特にディジタル通信に用
いる速度変換回路に属する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a speed conversion circuit, and particularly to a speed conversion circuit used in digital communications.
従来技術について図面を参照して説明する。 The prior art will be explained with reference to the drawings.
第３図は従来の速度変換回路の一例のブロック図、第４
図は第３図に示す従来例のタイミングチャートである。Figure 3 is a block diagram of an example of a conventional speed conversion circuit;
This figure is a timing chart of the conventional example shown in FIG.
説明の為、本実施例は４ビツトメモリ（Ｍ４〉をもち、
１フレームに挿入する付加ビット数は５ビツトに１ビツ
トである、即ち、１フレーム５ビツト構成であるとする
。なお、１フレームのビット数をＮと表現する。本従来
例ではＮ＝５である。For the sake of explanation, this embodiment has a 4-bit memory (M4),
It is assumed that the number of additional bits inserted into one frame is 1 bit in 5 bits, that is, one frame has a 5-bit configuration. Note that the number of bits in one frame is expressed as N. In this conventional example, N=5.
第３図において、入力信号１０１はメモリ１〜メモリ４
に入力され、入力クロック信号１１８を入力して書き込
みクロック発生回路５により発生する書き込みクロック
１０６〜１０９により順次メモリ１〜メモリ４に書き込
まれて行く。読み出しは電圧制御発振回路８の発振器出
力１１５を入力して読み出しクロック発生回路６により
発生する読み出しクロック１１０〜１１３により行なわ
れ、メモリ１〜メモリ４の各々の出力１０２〜１０５は
多重回路１０／Ｘ入力される。多重回路１０では、入力
された出力１０２〜１０５を多重化して、１列のデータ
信号として出力信号１１７を出力する。In FIG. 3, the input signal 101 is from memory 1 to memory 4.
The input clock signal 118 is input to write clocks 106 to 109 generated by the write clock generation circuit 5, and the data are sequentially written into the memories 1 to 4. Reading is performed using read clocks 110 to 113 generated by the read clock generation circuit 6 by inputting the oscillator output 115 of the voltage controlled oscillation circuit 8, and the outputs 102 to 105 of each of the memories 1 to 4 are connected to the multiplex circuit 10/X. is input. The multiplexing circuit 10 multiplexes the inputted outputs 102 to 105 and outputs an output signal 117 as one column of data signals.
位相比較回路７はメモリ１の書き込みクロック１０６と
メモリ１の読み出しクロック１１０の位相を比較し、位
相差に応じた制御信号１１４を電圧制御発振回路８へ出
力し、発振器出力１１５の位相を制御する。多重制御回
路９は読み出しクロック発生回路６への発振器出力１１
５を禁止して読み出し停止を制御する制御信号１１６を
出力する。この読み出し停止により、多重回路１０は入
力信号１０１の４ビツトに付加ビットが１ビット多重さ
れた構成の出力信号１１７を出力する。The phase comparator circuit 7 compares the phases of the write clock 106 of the memory 1 and the read clock 110 of the memory 1, outputs a control signal 114 according to the phase difference to the voltage controlled oscillator circuit 8, and controls the phase of the oscillator output 115. . The multiplex control circuit 9 provides an oscillator output 11 to the read clock generation circuit 6.
5 and outputs a control signal 116 that controls reading stop. By stopping this reading, the multiplexing circuit 10 outputs an output signal 117 in which one additional bit is multiplexed on the four bits of the input signal 101.
上述した従来の速度変換回路はメモリ数４個に対しであ
る特定の１つのメモリについての書き込みクロックと読
み出しクロックとの位相関係しか位相比較していない。The above-mentioned conventional speed conversion circuit only compares the phase relationship between the write clock and the read clock for one specific memory among four memories.
この為、上述の様にメモリ数Ｍ、１フレームのビット数
Ｎに対して（Ｎ１）／Ｍ＝ｋ（ｋは自然数）の関係を満
足する場合においては、第４図を示すごと〈従来構成で
は、書き込みクロック１０６に対して位相比較を行なう
信号である読み比しクロック１１０には１１０−ａ〜１
１０−ｄのごとく４種類の位相が存在し、いずれの位相
関係でも同期することになる、即ち、４種類の位相同期
確立状態がある。出力データ１１７は４種類の出力位相
値１１７−ａ〜１１７−ｄをとる（書き込みクロック１
０６と読み出しクロック１１０−ａで位相比較を行った
場合には出力データは１１７−ａとなる）。従い、電源
のオン／オフ、パネルの交換等により位相同期関係の位
相不確定から速度変換回路におけるデータ遅延量が変化
する。そのため、本従来例を無瞬断切替システムに採用
した場合、現用回線または予備回線のメンテナンス後無
瞬断回線切替か不可能になるという欠点がある。For this reason, as shown in FIG. Then, the read ratio clock 110, which is a signal for performing phase comparison with the write clock 106, has signals 110-a to 1.
There are four types of phases as shown in 10-d, and synchronization occurs in any phase relationship, that is, there are four types of phase synchronization establishment states. The output data 117 takes four types of output phase values 117-a to 117-d (write clock 1
06 and the read clock 110-a, the output data becomes 117-a). Therefore, the amount of data delay in the speed conversion circuit changes due to phase uncertainty in the phase synchronization relationship due to power on/off, panel replacement, etc. Therefore, when this conventional example is adopted as a switching system without momentary interruption, there is a drawback that it becomes impossible to switch the line without momentary interruption after maintenance of the working line or the protection line.
本発明の速度変換回路は、従属同期システムにおける入
力伝送信号を一時記憶するＭビットメモリ回路（Ｍは自
然数）と、このＭビットメモリ回路に前記入力伝送信号
を書き込むＭ種類の位相を発生させる書き込みクロック
発生回路と、前記Ｍビットメモリ回路に書き込まれたデ
ータを読み出すＭ種類の位相を発生させる読み出しクロ
ック発生回路と、前記Ｍビットメモリ回路から読み出し
た信号を多重化する多重回路と、前記書き込みクロック
発生回路より発生するＭ種類の位相の書き込みクロック
と前記読み出しクロック発生回路より発生するＭ種類の
位相の読み出しクロックとを各々位相比較するＭ個の位
相比較回路と、これらＭ個の位相比較回路の出力を平均
化する論理演算回路と、この論理演算回路の出力信号に
より発振周波数を制御する電圧制御発振回路と、この電
圧制御発振回路の出力信号か前記読み出しクロック発生
回路に入力するのを制御して１フレーム当りＢビット（
Ｂは自然数）の読み出し停止を制御する多重化制御手段
とを備えている。The speed conversion circuit of the present invention includes an M-bit memory circuit (M is a natural number) that temporarily stores an input transmission signal in a slave synchronization system, and a write-in circuit that generates M types of phases for writing the input transmission signal into the M-bit memory circuit. a clock generation circuit, a read clock generation circuit that generates M types of phases for reading data written in the M-bit memory circuit, a multiplexing circuit that multiplexes signals read from the M-bit memory circuit, and the write clock. M phase comparator circuits that compare the phases of write clocks of M types of phases generated by the generation circuit and read clocks of M types of phases generated by the read clock generation circuit; A logic operation circuit that averages the output, a voltage control oscillation circuit that controls the oscillation frequency based on the output signal of the logic operation circuit, and a voltage control oscillation circuit that controls input of the output signal of the voltage control oscillation circuit to the read clock generation circuit. B bits per frame (
B is a natural number).
前記多重化制御手段は、前記電圧制御発振回路の出力信
号の周期の（Ｍ＋Ｂ）倍の周期で前記電圧制御発振回路
の出力信号の周期のＢ倍の長さの禁止信号を出力する多
重制御回路と、前記電圧制御発振回路の出力信号が前記
読み出しタロツク発生回路に入力するのを前記禁止信号
により禁止するゲート回路とを有して構成されていても
よい。The multiplexing control means is a multiplexing control circuit that outputs an inhibition signal having a period (M+B) times the period of the output signal of the voltage controlled oscillation circuit and a length B times the period of the output signal of the voltage controlled oscillation circuit. and a gate circuit that prohibits input of the output signal of the voltage controlled oscillation circuit to the readout tarlock generation circuit by the prohibition signal.
次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例のブロック図、第２図は第１
図に示す実施例のタイムチャートである。本実施例の入
力信号および入力信号のフレーム構成は第３図に示す従
来例におけるそれらと同じであるとする。FIG. 1 is a block diagram of one embodiment of the present invention, and FIG. 2 is a block diagram of an embodiment of the present invention.
3 is a time chart of the embodiment shown in the figure. It is assumed that the input signal and the frame structure of the input signal in this embodiment are the same as those in the conventional example shown in FIG.
第１図の実施例において、入力クロック信号１１８は書
き込みクロック発生口１ｉ５に入力され、ここで発生す
る書き込みクロック１０６〜１０８により入力信号１０
１はメモリ１〜メモリ４へ順次書き込まれる。また書き
込みクロック１０６〜１０８は位相比較回Ｆ！＠７．１
１〜１２へ各々入力される。位相比較回路７．１１〜１
２のもう一方の入力は読み出しクロック発生回路６より
発生する読み出しクロック１１０〜１１３となっている
。位相比較回路７，１１〜１３より出力されれ出力信号
１２０〜１２３は論理演算回路１４により平均化され、
演算結果は電圧制御発振回路８を制御する制御信号１２
７となる。In the embodiment of FIG. 1, the input clock signal 118 is input to the write clock generation port 1i5, and the write clocks 106-108 generated therein cause the input clock signal 118 to
1 is sequentially written into memory 1 to memory 4. Also, the write clocks 106 to 108 are phase comparison times F! @7.1
1 to 12 are respectively input. Phase comparator circuit 7.11-1
The other input of 2 is the read clocks 110 to 113 generated by the read clock generation circuit 6. The output signals 120 to 123 outputted from the phase comparison circuits 7, 11 to 13 are averaged by the logic operation circuit 14,
The calculation result is a control signal 12 that controls the voltage controlled oscillation circuit 8.
It becomes 7.
電圧制御発振回路８は多重制御回路９へ接続され、ここ
で発生する制御信号１１６と、電圧制御発振回路８の発
振器出力１１５とをＡＮＤ回路１５で演算し、読み出し
クロック発生回路６へ制御クロック信号１１９を出力す
る。多重回路１０はメモリ１〜４のデータを読み出しク
ロック１１０〜１１３によって読み出したデータ１０２
〜１０５を入力し、フレーム構成に従い出力信号１１７
として出力する。The voltage controlled oscillation circuit 8 is connected to the multiplex control circuit 9, and an AND circuit 15 calculates the control signal 116 generated here and the oscillator output 115 of the voltage controlled oscillation circuit 8, and sends a control clock signal to the read clock generation circuit 6. 119 is output. The multiplex circuit 10 reads out data 102 from the memories 1 to 4 using clocks 110 to 113.
~105 and output signal 117 according to the frame configuration.
Output as .
この時、第２図に示すごとく、メモリ１〜４への書き込
みクロック１０６〜１０９と読み出しクロック１１０〜
１１３とを各々独立に位相比較回路７，１１〜１３で位
相比較し、その位相比較結果１２０〜１２３を論理演算
回路１４により平均化し、その出力信号１２４により電
圧制御発振回路８を制御する。その結果、書き込みクロ
ック１０６と読み出しクロック１１０との間の位相関係
はメモリ１のデータに対して常に一定状態で位相同期が
確立する。At this time, as shown in FIG. 2, the write clocks 106 to 109 and the read clocks 110 to
The phase comparison circuits 7 and 11 to 13 independently compare the phases of the signals 113 and 113, and the phase comparison results 120 to 123 are averaged by the logic operation circuit 14, and the output signal 124 controls the voltage controlled oscillation circuit 8. As a result, the phase relationship between the write clock 106 and the read clock 110 is always constant and phase synchronization is established with respect to the data in the memory 1.
以上説明したように本発明は、−時記憶メモリ数と同数
の、即ち、書き込みクロックと読み出しタロツクの全て
の位相に対しての位相比較回路をもつことにより、速度
変換回路における遅延量を常に一定に保つ効果がある。As explained above, the present invention has the same number of phase comparison circuits as the number of time memory memories, that is, for all phases of the write clock and read tally, so that the amount of delay in the speed conversion circuit can be kept constant. It has the effect of keeping the
論理演算回路、１５・・・ＡＮＤ回路。Logic operation circuit, 15...AND circuit.
Claims (1)
するＭビットメモリ回路（Ｍは自然数）と、このＭビッ
トメモリ回路に前記入力伝送信号を書き込むＭ種類の位
相を発生させる書き込みクロック発生回路と、前記Ｍビ
ットメモリ回路に書き込まれたデータを読み出すＭ種類
の位相を発生させる読み出しクロック発生回路と、前記
Ｍビットメモリ回路から読み出した信号を多重化する多
重回路と、前記書き込みクロック発生回路より発生する
Ｍ種類の位相の書き込みクロックと前記読み出しクロッ
ク発生回路より発生するＭ種類の位相の読み出しクロッ
クとを各々位相比較するＭ個の位相比較回路と、これら
Ｍ個の位相比較回路の出力を平均化する論理演算回路と
、この論理演算回路の出力信号により発振周波数を制御
する電圧制御発振回路と、この電圧制御発振回路の出力
信号が前記読み出しクロック発生回路に入力するのを制
御して１フレーム当りＢビット（Ｂは自然数）の読み出
し停止を制御する多重化制御手段とを備えたことを特徴
とする速度変換回路。 ２、前記多重化制御手段は、前記電圧制御発振回路の出
力信号の周期の（Ｍ＋Ｂ）倍の周期で前記電圧制御発振
回路の出力信号の周期のＢ倍の長さの禁止信号を出力す
る多重制御回路と、前記電圧制御発振回路の出力信号が
前記読み出しクロック発生回路に入力するのを前記禁止
信号により禁止するゲート回路とを有することを特徴と
する請求項１記載の速度変換回路。[Claims] 1. An M-bit memory circuit (M is a natural number) that temporarily stores an input transmission signal in a dependent synchronous system, and a writing device that generates M types of phases for writing the input transmission signal into this M-bit memory circuit. a clock generation circuit, a read clock generation circuit that generates M types of phases for reading data written in the M-bit memory circuit, a multiplexing circuit that multiplexes signals read from the M-bit memory circuit, and the write clock. M phase comparator circuits that compare the phases of write clocks of M types of phases generated by the generation circuit and read clocks of M types of phases generated by the read clock generation circuit; A logic operation circuit that averages the output, a voltage control oscillation circuit that controls the oscillation frequency by the output signal of the logic operation circuit, and a voltage control oscillation circuit that controls input of the output signal of the voltage control oscillation circuit to the read clock generation circuit. and multiplexing control means for controlling reading stop of B bits (B is a natural number) per frame. 2. The multiplexing control means outputs an inhibit signal having a period (M+B) times the period of the output signal of the voltage controlled oscillation circuit and a length B times the period of the output signal of the voltage controlled oscillation circuit. 2. The speed conversion circuit according to claim 1, further comprising a control circuit and a gate circuit that prohibits input of the output signal of the voltage controlled oscillation circuit to the read clock generation circuit by the prohibition signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2169162A JPH0457546A (en) | 1990-06-27 | 1990-06-27 | Speed conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2169162A JPH0457546A (en) | 1990-06-27 | 1990-06-27 | Speed conversion circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0457546A true JPH0457546A (en) | 1992-02-25 |
Family
ID=15881421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2169162A Pending JPH0457546A (en) | 1990-06-27 | 1990-06-27 | Speed conversion circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0457546A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04286232A (en) * | 1991-03-14 | 1992-10-12 | Nec Corp | Speed conversion circuit |
-
1990
- 1990-06-27 JP JP2169162A patent/JPH0457546A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04286232A (en) * | 1991-03-14 | 1992-10-12 | Nec Corp | Speed conversion circuit |
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