JPH01265614A - Phase synchronizing circuit - Google Patents

Abstract

PURPOSE:To prevent phase jump of a frame clock by adding a phase comparator and a gate circuit and outputting an elimination or addition signal to a pulse addition and elimination circuit from a reversible counter if the clock of the output of a frequency divider is led or lagged to/from the phase of a frame synchronizing signal. CONSTITUTION:A new phase comparator 18 and a new gate circuit 17 are provided to a conventional phase synchronizing circuit and when a phase difference between a frame synchronizing signal 104 and a frame clock 103 being an output of a 1/N frequency divider 16 exceeds a set range, the circuit 17 fixes the input of the reversible counter 12 in the following. That is, the counter 12 outputs the elimination or addition signal to the pulse addition/elimination circuit 14 depending whether the phase of the clock 103 is led or lagged to/from the signal 104 to adjust the phase and when the phase difference between the signal 104 and the clock 103 is kept within the set range, the fixed blocking of the counter 12 is released. Thus, even if the phase of the signal 104 is changed suddenly, the phase jump of the clock 103 is prevented.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は構内交換機間等に用いられるディジタル通信に
利用するディジタルの位相同期回路に関する。　　　　
、 （従来の技術） 第４図は従来の位相同期回路の構成を示している。第４
図において、４１は位相比較器、４２は入力信号が第１
の状態（以下、高レベルという）であれば値を増加させ
、第２の状態（以下、低レベルという）であれば値を減
少させる可逆カウンタ、４３はＭ分周器、４４は通常は
一定周期のクロックを出力しているが、可逆カウンタ４
２にキャリーが発生すると出力にパルスを１個付加し、
可逆カウンタ４２にボローが発生すると出力からパルス
を１個除去するパルス付加除去回路、４５はマスタクロ
ック発生器、４６はＮ分周器、４７は入力信号、４８は
クロック、４９はフレーム同期信号、４０１はクロック
である。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a digital phase synchronization circuit used for digital communication between private branch exchanges and the like.
(Prior Art) FIG. 4 shows the configuration of a conventional phase locked circuit. Fourth
In the figure, 41 is a phase comparator, and 42 is a phase comparator whose input signal is the first one.
43 is an M frequency divider, and 44 is normally constant. It outputs a periodic clock, but the reversible counter 4
When a carry occurs in 2, one pulse is added to the output,
A pulse addition and removal circuit removes one pulse from the output when a borrow occurs in the reversible counter 42, 45 is a master clock generator, 46 is an N frequency divider, 47 is an input signal, 48 is a clock, 49 is a frame synchronization signal, 401 is a clock.

次に上記従来例の動作について説明する。第４図におい
て、入力信号４７の位相がクロック４０１の位相に対し
て進んでいる場合１位相比較器４１の出力は高レベルと
なり、可逆カウンタ４２の値は増加する。可逆カウンタ
４２の値が増加し続けると、やがてキャリーを発生し、
それを受けてパルス付加除去回路４４は出力にパルスを
１個追加する。それによりＭ分周器４３の出力信号であ
るクロック４０１の位相が進み入力信号４７どの位相差
が小さくなる。Next, the operation of the above conventional example will be explained. In FIG. 4, when the phase of the input signal 47 is ahead of the phase of the clock 401, the output of the 1-phase comparator 41 becomes high level, and the value of the reversible counter 42 increases. As the value of the reversible counter 42 continues to increase, a carry will eventually occur,
In response to this, the pulse addition/removal circuit 44 adds one pulse to the output. As a result, the phase of the clock 401, which is the output signal of the M frequency divider 43, advances and the phase difference between the input signals 47 and 47 becomes smaller.

反対に入力信号４７の位相が、クロック４０１の位相に
対して遅れている場合は、可逆カウンタ４２からボロー
が発生し、パルス付加除去回路４４は出力からパルス１
個を除去し、結果としてクロック４０１の位相が遅れ、
やはり入力信号４７どの位相差は小さくなる。このよう
に上記従来の位相同期回路でも入力信号４７に同期した
クロックを得ることができる。On the other hand, if the phase of the input signal 47 lags behind the phase of the clock 401, a borrow occurs from the reversible counter 42, and the pulse addition/removal circuit 44 adds pulse 1 from the output.
As a result, the phase of the clock 401 is delayed,
Again, the phase difference between the input signals 47 becomes smaller. In this way, a clock synchronized with the input signal 47 can be obtained even with the conventional phase synchronization circuit described above.

（発明が解決しようとする課１ｆｆ） しかしな７５１ら、上記従来の位相同期回路では。(Chapter 1ff that the invention seeks to solve) However, in the conventional phase locked circuits such as 751, etc.

フレーム構成を用いた伝送方式におけるクロック抽出と
いう用途において以下のような問題があった。フレーム
を受信・分解するためには、受信フレームに同期した受
信フレーム周期と等しい周期をもつクロックが必要とな
る（以下、このクロックをフレームクロックという）、
受信フレームと等しい周期のクロックは、第４図におい
てＮ分周器４６のＮの値を適当に選択することによって
得られるが、それだけではＮ分周器４６の出力即ちクロ
ック４８の位相は受信フレームに対して一定とはならな
い、そこで、両者の位相を合わせるために。There are the following problems in the application of clock extraction in a transmission system using a frame structure. In order to receive and decompose frames, a clock that is synchronized with the received frame and has a period equal to the received frame period is required (hereinafter, this clock is referred to as a frame clock).
A clock having a period equal to that of the received frame can be obtained by appropriately selecting the value of N of the N frequency divider 46 in FIG. is not constant, so in order to match the phase of both.

フレーム受信時に得られるフレーム同期信号によってＮ
分周器４６をリセットすることが考えられる。N by the frame synchronization signal obtained when receiving the frame
It is conceivable to reset the frequency divider 46.

これによってフレームクロックを得ることができるが、
このクロックを当該システムのシステムクロックとして
も利用する場合には、受信フレームに障害がある毎にフ
レーム同期信号４９が不定期に現われ、それによってク
ロック４８、すなわちシステムクロックの位相が瞬時に
大きく変化してしまう位相とびを生じるという問題があ
った。また、上記問題を回避するために、Ｎ分周器４６
にリセットをかけないで自走させ、クロック４８の位相
を基準として伝送を行うこともできるが、そのためには
１フレ一ム以上のデータを蓄えられる先書き込み先読み
出しメモリＣ以下、ＦＩＦＯメモリという）が必要とな
る問題点が生じる。This allows you to obtain the frame clock, but
When this clock is also used as the system clock of the system in question, the frame synchronization signal 49 appears irregularly every time there is a failure in the received frame, which causes the phase of the clock 48, that is, the system clock, to change significantly instantaneously. There was a problem that a phase jump occurred. In addition, in order to avoid the above problem, the N frequency divider 46
It is also possible to allow the 2 to run on its own without being reset, and to perform transmission using the phase of the clock 48 as a reference, but for this purpose, a write-first read-first memory (hereinafter referred to as FIFO memory) that can store data of one frame or more is required. A problem arises that requires

本発明はこのような従来の問題を解決するものであり、
安定したフレームクロックを供給できる優れた位相同期
回路を提供することを目的とするものである。The present invention solves these conventional problems,
The purpose of this invention is to provide an excellent phase synchronization circuit that can supply a stable frame clock.

（課題を解決するための手段） 本発明は上記目的を達成するために、従来の位相同期回
路に新たな位相比較器とゲート回路を設け、フレーム同
期信号とＮ分周器の出力クロックの位相差が設定範囲を
越える場合は、ゲート回路により可逆カウンタの入力を
系が以下にのべるように動作するよう強制的に固定する
ようにしたものである。すなわち、フレーム同期信号の
位相に対しＮ分周器の出力のクロック位相が進んでいる
場合には、可逆カウンタがパルス付加除去回路に除去信
号を出力するようにし、逆にＮ分周器の出力クロックの
位相が遅れている場合には、可逆カウンタがパルス付加
除去回路に付加信号を出力するようにしたものである。(Means for Solving the Problems) In order to achieve the above object, the present invention provides a new phase comparator and a gate circuit in the conventional phase synchronization circuit, and the output clock of the frame synchronization signal and the N frequency divider is When the phase difference exceeds the set range, the gate circuit forcibly fixes the input of the reversible counter so that the system operates as shown below. That is, when the clock phase of the output of the N frequency divider is ahead of the phase of the frame synchronization signal, the reversible counter outputs a removal signal to the pulse addition/removal circuit, and conversely, the output of the N frequency divider When the clock phase is delayed, the reversible counter outputs an additional signal to the pulse addition/removal circuit.

（作　用） 本発明は上記のような構成により次のような作用を有す
る。すなわち、フレーム同期信号とＮ分周器の出力クロ
ック、つまりフレームクロックとの位相差が設定範囲よ
りも大きいときは可逆カウンタの入力が固定され、フレ
ーム同期信号とフレームクロックの位相差が小さくなる
ように動作する。そして両者間の位相差が設定範囲内に
なって時点で可逆カウンタ入力の閉塞が解除となり前記
従来例と同じ動作状態となる。したがって受信フレーム
に障害があってフレーム同期信号の位相が瞬時に変化し
てもフレームクロックは位相とびを起こさない。(Function) The present invention has the following effects due to the above configuration. In other words, when the phase difference between the frame synchronization signal and the output clock of the N frequency divider, that is, the frame clock, is larger than the set range, the input of the reversible counter is fixed, so that the phase difference between the frame synchronization signal and the frame clock becomes small. works. When the phase difference between the two falls within the set range, the blockage of the reversible counter input is released, resulting in the same operating state as in the conventional example. Therefore, even if there is a failure in the received frame and the phase of the frame synchronization signal changes instantaneously, the frame clock will not cause a phase jump.

（実施例） 第１図は本発明の一実施例の構成を示すものである。第
１図において、１１は位相比較器であり、入力信号１０
１とＮ分周器１３の出力信号であるクロック１０２どの
位相を比較し、入力信号１０１の位相が進んでいれば高
レベル、遅れていれば低レベルの信号を出力する。１２
は可逆カウンタであり入力信号が高レベルであれば値を
増加させ、逆に低レベルであれば値を減少させる。１４
はパルス付加除去回路であり、通常は一定周期のクロッ
クを出力しているが、可逆カウンタ１２にキャリーが発
生すると付加信号をうけ出力にパルスを１個付加し、ま
た可逆カウンタ１２にボローが発生すると除去信号をう
け出力からパルスを１個除去する。１５はマスタクロッ
ク発生器、１６はクロック１０２を入力しフレームクロ
ック１０３を出力するＮ分周器、１７はゲート回路であ
り、入力信号１０６が低レベルの場合は入力信号１０７
を選択して出力し、入力信号１０６が高レベルの場合は
入力信号１０５を選択して出力する。第３図はゲート回
路例である。１８は位相比較器であり、出力信号１０５
はフレームクロック１０３の位相に対しフレーム同期信
号１０４の位相が進んでいる場合は高レベル、遅れてい
る場合は低レベルとなる。また出力信号１０６はフレー
ムクロック１３の位相とフレーム同期信号１０４の位相
差が設定範囲内であれば低レベル、範囲外であれば高レ
ベルとなる１位相差の範囲は±０．５ビットである。す
２図は位相比較器１８の出力の説明図である。(Embodiment) FIG. 1 shows the configuration of an embodiment of the present invention. In FIG. 1, 11 is a phase comparator, and the input signal 10
The phase of the clock 102 which is the output signal of the 1 and N frequency divider 13 is compared, and if the phase of the input signal 101 is ahead, a high level signal is output, and if it is delayed, a low level signal is output. 12
is a reversible counter, which increases the value if the input signal is at a high level, and decreases the value if the input signal is at a low level. 14
is a pulse addition/removal circuit, which normally outputs a clock with a constant period, but when a carry occurs in the reversible counter 12, it receives an additional signal and adds one pulse to the output, and a borrow occurs in the reversible counter 12. Then, upon receiving the removal signal, one pulse is removed from the output. 15 is a master clock generator; 16 is an N frequency divider that inputs the clock 102 and outputs the frame clock 103; 17 is a gate circuit; when the input signal 106 is at a low level, the input signal 107 is input;
is selected and output, and when the input signal 106 is at a high level, the input signal 105 is selected and output. FIG. 3 is an example of a gate circuit. 18 is a phase comparator, which outputs the output signal 105
is at a high level when the phase of the frame synchronization signal 104 is ahead of the phase of the frame clock 103, and is at a low level when it is behind. The output signal 106 is at a low level if the phase difference between the frame clock 13 and the frame synchronization signal 104 is within a set range, and is at a high level if it is outside the range.The range of one phase difference is ±0.5 bits. . FIG. 2 is an explanatory diagram of the output of the phase comparator 18.

次に上記実施例の動作について説明する。例え、ばフレ
ームクロック１０３の位相に対しフレーム同期信号１０
４の位相が１．８°以上進んでいる場合は、第２図に示
す如く位相比較器１８の出力信号１０５および１０６が
高レベルになってゲート回路１７に印加され、ゲート回
路１７は信号１０５を選択して高レベルが可逆カウンタ
１２に加えられ、可逆カウンタ１２の値は増加しキャリ
ーが出力される。パルス付加除去回路１４は可逆カウン
タ１２からのキャリーを受は出力にパルスを１個付加し
て送出し、その結果Ｎ分周器１３およびＮ分周期を経由
したフレームクロック１０３の位相が進む、この動作は
、フレームクロック１０３の位相とフレーム同期信号１
０４の位相の差がｉ、ａ”以下になると位相比較器１８
の出力信号１０６が低レベルとなるので、Ｎ分周器１６
に対してリセットがかからない点を除けば前記従来例と
同様な動作状態となる。Next, the operation of the above embodiment will be explained. For example, with respect to the phase of the frame clock 103, the frame synchronization signal 10
If the phase of signal 4 is ahead by 1.8° or more, the output signals 105 and 106 of the phase comparator 18 become high level and are applied to the gate circuit 17, as shown in FIG. is selected, a high level is added to the reversible counter 12, the value of the reversible counter 12 increases, and a carry is output. The pulse addition/removal circuit 14 receives the carry from the reversible counter 12, adds one pulse to its output, and sends it out.As a result, the phase of the frame clock 103 that has passed through the N frequency divider 13 and the N division period advances. The operation is based on the phase of the frame clock 103 and the frame synchronization signal 1.
When the phase difference of 04 becomes less than i,a'', the phase comparator 18
Since the output signal 106 of is at a low level, the N frequency divider 16
The operating state is similar to that of the conventional example, except that no reset is applied.

また、フレームクロック１０３の位相に対し、フレーム
同期信号１０４の位相が１．８°以上遅れている場合は
、第２図は示す如く位相比較器１８の出力信号１０５は
低レベル、１０６は高レベルとなる。そのため第３図に
示すごとくゲート回路１７の出力は低レベルとなり、可
逆カウンタ１２は両者の位相差が１．８°以下になるま
で次々にボローを出し、パルス付加除去回路１４は可逆
カウンタ１２からのボローを受は出力のパルスを１個除
去して送出し、フレームクロック１０３の位相を遅らせ
る。Furthermore, if the phase of the frame synchronization signal 104 lags behind the phase of the frame clock 103 by 1.8° or more, the output signal 105 of the phase comparator 18 is at a low level, and the output signal 106 is at a high level, as shown in FIG. becomes. Therefore, as shown in FIG. 3, the output of the gate circuit 17 becomes low level, the reversible counter 12 outputs borrows one after another until the phase difference between the two becomes 1.8° or less, and the pulse addition/removal circuit 14 outputs borrows from the reversible counter 12. When receiving a borrow, one output pulse is removed and sent, and the phase of the frame clock 103 is delayed.

このように上記実施例によれば、フレームクロック１０
３の位相とフレーム同期信号１０４の位相を。In this way, according to the above embodiment, the frame clock 10
3 and the phase of the frame synchronization signal 104.

位相比較器１８の出力によって常に合わせておくことが
できるという利点を有する。また、フレームクロックの
位相はパルス付加除去回路１４によって微調整されるも
のであり、位相とびを生じないという効果を有する。な
お、１フレームのピット数が多い場合は１位相比較器１
８の設定範囲が極度に小さくなり実現が困難になること
も考えられるが。It has the advantage that it can always be matched by the output of the phase comparator 18. Furthermore, the phase of the frame clock is finely adjusted by the pulse addition/removal circuit 14, which has the effect of preventing phase jumps. Note that if there are many pits in one frame, 1 phase comparator 1
However, it is conceivable that the setting range of 8 would be extremely small, making it difficult to implement.

そのような場合は入力位相差の設定範囲を広くとり、フ
レームクロック１０３とフレーム同期信号１０４の位相
関係をゆるく決めればよい、当然フレームクロック１０
３とフレーム同期信号１０４の位相は１ビット以内に収
めることはできないので前述のようにＦＩＦＯメモリを
用いる必要があるが１両者の位相差が一定範囲に収まる
ため、１フレ一ム分に比べ小さい容量のＦＩＦＯメモリ
が済むという効果を有する。In such a case, it is sufficient to widen the setting range of the input phase difference and loosely determine the phase relationship between the frame clock 103 and the frame synchronization signal 104. Naturally, the frame clock 10
Since the phase of 3 and the frame synchronization signal 104 cannot be kept within 1 bit, it is necessary to use FIFO memory as described above, but 1. Since the phase difference between the two is within a certain range, it is small compared to one frame. This has the effect of eliminating the need for a large FIFO memory.

（発明の効果） 本発明の上記実施例より明らかなように、以下に示す効
果を有する。(Effects of the Invention) As is clear from the above embodiments of the present invention, the present invention has the following effects.

（１）受信フレームとフレームクロックの位相比較をし
ているので、両者の位相を同期させることができる。(1) Since the phases of the received frame and frame clock are compared, the phases of both can be synchronized.

行っているのでフレームクロックの位相とびが小さい。Because of this, the phase jump of the frame clock is small.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例における位相同期回路の概略
ブロック図、第２図は第１図の１つのブロックの位相比
較器の動作を表わした図、第３図は第１図のゲート回路
ブロックの回路例、第４図は従来の位相同期回路の概略
ブロック図である。 １１、４１・・・位相比較器、１２．４２・・・可逆カ
ウンタ、１３．４３・・・Ｍ分周器、１４．４４・・・
パルス付加除去回路、　１５．４５・・・マスタクロッ
ク発生器、１６．４６・・・Ｎ分周器。 １７・・・ゲート回路、１８・・・位相比較器。 １０１、４７・・・入力信号、１０２．４０１．４８・
・・クロック、１０３・・・フレームクロック。 １０４、４９・・・フレーム同期信号、１０５．１０６
゜１０７・・・信号。 特許出願人　松下電器産業株式会社 第２図 第３図FIG. 1 is a schematic block diagram of a phase locked circuit according to an embodiment of the present invention, FIG. 2 is a diagram showing the operation of a phase comparator in one block of FIG. 1, and FIG. 3 is a diagram showing the gate of FIG. 1. FIG. 4 is a schematic block diagram of a conventional phase locked circuit. 11, 41... Phase comparator, 12.42... Reversible counter, 13.43... M frequency divider, 14.44...
Pulse addition/removal circuit, 15.45... Master clock generator, 16.46... N frequency divider. 17... Gate circuit, 18... Phase comparator. 101, 47... Input signal, 102.401.48.
...Clock, 103...Frame clock. 104, 49...Frame synchronization signal, 105.106
゜107...Signal. Patent applicant Matsushita Electric Industrial Co., Ltd. Figure 2 Figure 3

Claims (1)

【特許請求の範囲】[Claims] 　外部から入力する第１の入力信号と第１の分周器の出
力信号とを入力とする第１の位相比較器と、上記第１の
分周器の出力信号を入力とする第２の分周器と、上記第
２の分周器の出力信号と上記第１の入力信号に位相同期
しかつ上記第１の入力信号より周波数の低い第２の入力
信号とを入力とし、かつ２つの出力をもち第１の出力信
号は上記第２の分周器の出力信号と上記第２の入力信号
との位相比較結果とし、第２の出力信号は上記第２の分
周器の出力信号と上記第２の入力信号との位相差が設定
範囲内か否かを示す第２の位相比較器と、上記第２の位
相比較器の第２の出力信号が上記設定範囲内であること
を示す場合に上記第１の位相比較器の出力信号を選択し
、上記設定範囲外であることを示す場合に上記第２の位
相比較器の第１の出力信号を選択する選択手段と、外部
からマスタクロック信号を入力し上記選択手段の出力信
号によって値を増減させる可逆カウンタと、上記可逆カ
ウンタのキャリー出力、ボロー出力によって通常の出力
クロックに対しそれぞれパルスを付加除去しその出力ク
ロックを上記第１の分周器に加えるパルス付加除去手段
とを備え、外部への出力は上記第１及び第２の分周期の
出力信号とし、かつ上記第１の分周器の出力信号が上記
第１の入力信号に位相同期するようにしたことを特徴と
する位相同期回路。a first phase comparator that receives as input a first input signal input from the outside and an output signal of the first frequency divider; and a second phase comparator that receives as input the output signal of the first frequency divider. A frequency divider, an output signal of the second frequency divider, and a second input signal that is in phase synchronization with the first input signal and has a lower frequency than the first input signal, and has two outputs. The first output signal is the result of a phase comparison between the output signal of the second frequency divider and the second input signal, and the second output signal is the result of the phase comparison between the output signal of the second frequency divider and the second input signal. A second phase comparator that indicates whether the phase difference with the second input signal is within the set range; and a case where the second output signal of the second phase comparator indicates that the second output signal is within the set range. selecting means for selecting the output signal of the first phase comparator when the signal is output from the first phase comparator, and selecting the first output signal of the second phase comparator when the output signal is outside the set range; A reversible counter that receives a signal and increases or decreases its value according to the output signal of the selection means, and a carry output and borrow output of the reversible counter that adds and removes pulses from the normal output clock, and converts the output clock into the first clock. pulse addition/removal means applied to the frequency divider, the output to the outside is the output signal of the first and second divided periods, and the output signal of the first frequency divider is the first input signal. A phase synchronized circuit characterized by being phase synchronized.