JPH0454316B2 - - Google Patents
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- JPH0454316B2 JPH0454316B2 JP59020864A JP2086484A JPH0454316B2 JP H0454316 B2 JPH0454316 B2 JP H0454316B2 JP 59020864 A JP59020864 A JP 59020864A JP 2086484 A JP2086484 A JP 2086484A JP H0454316 B2 JPH0454316 B2 JP H0454316B2
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- 239000011295 pitch Substances 0.000 description 10
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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Description
【発明の詳細な説明】
発明の技術分野
本発明は、ワード線ドライブ回路及びロウ・デ
コーダの配置を改良したダイナミツク・ランダ
ム・アクセス・メモリ（dynamic random
access memory：DRAM）を有する半導体記憶
装置に関する。DETAILED DESCRIPTION OF THE INVENTION Technical Field of the Invention The present invention relates to a dynamic random access memory with improved arrangement of word line drive circuits and row decoders.
The present invention relates to a semiconductor memory device having access memory (DRAM).
従来技術と問題点
第１図は従来のDRAMに於ける主たる回路の
配置を表す要部ブロツク図である。Prior Art and Problems FIG. 1 is a block diagram of the main parts showing the layout of the main circuits in a conventional DRAM.
図に於いて、１及び２はメモリ・セル・アレ
イ、３及び４はワード線ドライブ回路、５及び６
はロウ・デコーダ、７はセンス増幅器及びカラ
ム・デコーダをそれぞれ示している。 In the figure, 1 and 2 are memory cell arrays, 3 and 4 are word line drive circuits, and 5 and 6 are memory cell arrays.
7 indicates a row decoder, and 7 indicates a sense amplifier and a column decoder, respectively.
図から判るように、従来、ワード線を動作させ
るには、メモリ・セル・アレイ１或いは２の一端
に配置されたワード線ドライブ回路３或いは４と
ロウ・デコーダ５或いは６とを用いている。 As can be seen from the figure, conventionally, word line drive circuits 3 or 4 and row decoders 5 or 6 arranged at one end of memory cell array 1 or 2 are used to operate word lines.
第２図は第１図に見られるメモリ・セル・アレ
イ１或いは２に於ける１本のワード線に関連する
回路を表す要部回路図である。 FIG. 2 is a main circuit diagram showing a circuit related to one word line in memory cell array 1 or 2 shown in FIG.
図に於いて、QD1乃至QDoはロウ・デコーダの
アドレス用トランジスタ、Ｑ１はロウ・デコーダ
のプリ・チヤージ用トランジスタ、Ｑ２はワード
線ドライブ用トランジスタのゲートをブートスト
ラツプするアイソレータ、Ｑ３はワード線ドライ
ブ回路を構成するワード線ドライブ用トランジス
タ（Ｑ３とＱ２でワード線ドライブ回路を構成す
る）、MCAはメモリ・セル・アレイ、WLはワー
ド線、WCCはワード線クランプ回路、φRはロウ
系リセツト・クロツク信号、φWDはワード線ドラ
イブ・クロツク信号、VCCは正側電源レベルをそ
れぞれ示している。 In the figure, Q D1 to Q Do are row decoder address transistors, Q1 is a row decoder pre-charge transistor, Q2 is an isolator that bootstraps the gate of the word line drive transistor, and Q3 is a word line drive transistor. The word line drive transistor that makes up the drive circuit (Q3 and Q2 make up the word line drive circuit), MCA is the memory cell array, WL is the word line, WCC is the word line clamp circuit, φ R is the row reset・The clock signal φWD is the word line drive clock signal, and V CC is the positive power supply level.
この回路に於いて、選択されたワード線では、
該ワード線にトランジスタＱ３を介して高レベル
のワード線ドライブ・クロツク信号φWDが与えら
れることに依つて駆動される。勿論、この場合、
クランプ回路WCCはワード線から実質的に切り
離された状態になつている。 In this circuit, on the selected word line,
The word line is driven by applying a high level word line drive clock signal φWD via transistor Q3. Of course, in this case,
Clamp circuit WCC is substantially disconnected from the word line.
また、非選択のワード線では、トランジスタ
QD1乃至QDoの何れかが導通し、トランジスタＱ
３のゲートを接地レベルに引き下げるので、ワー
ド線ドライブ・クロツク信号φWDが立ち上がつて
も、トランジスタＱ３が導通することはなく、従
つて、ワード線が駆動されることもない。 Also, on unselected word lines, transistor
Any one of Q D1 to Q Do becomes conductive, and transistor Q
Since the gate of Q3 is pulled down to the ground level, even if word line drive clock signal φWD rises, transistor Q3 will not become conductive, and therefore the word line will not be driven.
ところで、第１図及び第２図に見られるような
DRAMに於いて、高集積化が進み、メモリ・セ
ルの寸法が小さくなると、ワード線ドライブ用ト
ランジスタ等の周辺回路に於ける各寸法パターン
も小さくなる。 By the way, as seen in Figures 1 and 2,
As DRAMs become more highly integrated and the dimensions of memory cells become smaller, the size patterns of peripheral circuits such as word line drive transistors also become smaller.
然しながら、各トランジスタが小型化されてゲ
ートが短くなり、同じバイアス電圧を印加しても
流れる得る電流量は増加してゆくのに対し、トラ
ンジスタのソース及びドレイン等の拡散領域はそ
のシート抵抗が変化しない限り抵抗値は不変であ
り、また、ソース及びドレインの拡散領域幅がフ
イールドに対するゲートのマスク合わせずれに依
つて変わり得ることを考慮し、ある程度の寸法マ
ージンを与えようとすると、そのソース及びドレ
インの拡散領域幅はメモリ・セルを小型化できる
程には小型化することができず、その結果、ワー
ド線のピツチがメモリ・セル自体の寸法ではなく
て、ワード線ドライブ用トランジスタの寸法で制
限を受けることになる。尚、ワード線ドライブ用
トランジスタはメモリの周辺回路を構成するトラ
ンジスタのなかでは大型の部類に属する。 However, as each transistor becomes smaller and the gate becomes shorter, the amount of current that can flow even if the same bias voltage is applied increases, while the sheet resistance of the diffusion regions such as the source and drain of the transistor changes. The resistance value remains unchanged unless the source and drain diffusion regions are The width of the diffusion region cannot be scaled down as much as the memory cell can be scaled down, and as a result, the word line pitch is limited by the dimensions of the word line drive transistor, not by the dimensions of the memory cell itself. will receive. Note that the word line drive transistor belongs to a large class of transistors that constitute the peripheral circuit of the memory.
発明の目的
本発明は、ワード線ドライブ用トランジスタの
レイアウト・ピツチをワード線ピツチの倍に採る
ことが可能であるようにし、それ等のピツチが相
互に影響し合つて半導体記憶装置の高集積化を妨
げていることを軽減しようとする。Purpose of the Invention The present invention enables the layout pitch of word line drive transistors to be twice the word line pitch, and these pitches influence each other to achieve high integration of semiconductor memory devices. Try to alleviate what is hindering you.
発明の構成
本発明に依る半導体記憶装置に於いては、複数
のワード線を含むメモリ・セル・アレイと、前記
ロード線の一端側に配置されてワード線１本おき
に各々接続された複数のワード線ドライブ用トラ
ンジスタを含む第１ワード線ドライブ回路と、前
記ワード線の他端側に配置されて残りのワード線
に各々接続された複数のワード線ドライブ用ドラ
ンジスタを含む第２ワード線ドライブ回路と、前
記ワード線の一端側に配置されてロウ・アドレス
信号の一部のビツトをデコードして前記第１ワー
ド線ドライブ回路内の少なくとも２個のワード線
ドライブ用トランジスタを同時に選択する第１ロ
ウ・デコーダと、前記ワード線の他端側に配置さ
れてロウ・アドレス信号の一部のビツトをデコー
ドして前記第２ワード線ドライブ回路内の少なく
とも２個のワード線ドライブ用トランジスタを同
時に選択する第２ロウ・デコーダと、前記第１、
第２ロウ・デコーダに対し共通に設けられて前記
ロウ・アドレス信号の残りのビツトをデコードし
同時に選択されている前記ワード線ドライブ用ト
ランジスタのうちの一つに対してワード線ドライ
ブ・クロツク信号を与えるプリ・デコーダとを有
してなる構成を採つている。Structure of the Invention A semiconductor memory device according to the present invention includes a memory cell array including a plurality of word lines, and a plurality of memory cells arranged at one end of the load line and connected to every other word line. a first word line drive circuit including a word line drive transistor; and a second word line drive circuit including a plurality of word line drive transistors arranged at the other end of the word line and connected to the remaining word lines. and a first row arranged at one end of the word line to decode some bits of the row address signal and simultaneously select at least two word line drive transistors in the first word line drive circuit. - A decoder and a decoder disposed on the other end side of the word line to decode some bits of the row address signal and simultaneously select at least two word line drive transistors in the second word line drive circuit. a second row decoder;
A transistor provided commonly to the second row decoder decodes the remaining bits of the row address signal and at the same time supplies a word line drive clock signal to one of the selected word line drive transistors. The configuration includes a pre-decoder that provides a pre-decoder.
このような構成に依り、有限ではあるが、ワー
ド線ピツチをワード線ドライブ用トランジスタの
大きさに影響されることなく設定したり、ワード
線ドライブ用トランジスタの大きさをワード線ピ
ツチに影響されることなく設定することが可能と
なる。 With such a configuration, the word line pitch can be set without being affected by the size of the word line drive transistor, although it is limited, and the word line pitch can be set without being affected by the word line pitch. It is possible to set it without any trouble.
発明の実施例
第３図は本発明一実施例を表す要部ブロツク図
である。Embodiment of the Invention FIG. 3 is a block diagram of essential parts showing an embodiment of the present invention.
図に於いて、１１はメモリ・セル・アレイ、１
２はセンス増幅器、１３はカラム・デコーダ、１
４はワード線ドライブ・クロツク信号発生器、１
５はプリ・デコーダ、１６及び１７はロウ・デコ
ーダ、１８はワード線ドライブ用トランジスタの
ゲートをブートストラツプするアイソレータ用ト
ランジスタ、１９はワード線ドライブ用トランジ
スタ（１９と１８とでワード線ドライブ回路を構
成する）、２０乃至２２はワード線クランプ回路
を構成するトランジスタ、２３はワード線ドライ
ブ用トランジスタのゲートをブートストラツプす
るアイソレータ用トランジスタ、２４はワード線
ドライブ用トランジスタ（２４と２３とでワード
線ドライブ回路を構成する）、２５乃至２７はワ
ード線クランプ回路を構成するトランジスタ、２
８はワード線ドライブ用トランジスタのゲートを
ブートストラツプするアイソレータ用トランジス
タ、２９はワード線ドライブ用トランジスタ（２
９と２８とでワード線ドライブ回路を構成する）、
３０乃至３２はワード線クランプ回路を構成する
トランジスタ、３３はワード線ドライブ用トラン
ジスタのゲートをブートストラツプするアイソレ
ータ用トランジスタ、３４はワード線ドライブ用
トランジスタ（３４と３３とでワード線ドライブ
回路を構成する）、３５乃至３７はワード線クラ
ンプ回路を構成するトランジスタ、３８乃至４１
はリセツト回路を構成するトランジスタ、WLは
ワード線、Ａ０乃至Ａ９はロウ・アドレス信号、
RASはロウ・アドレス・ストローブ
（rowaddress strobe）信号、φWDはワード線ドラ
イブ・クロツク信号、φRはロウ系リセツト・ク
ロツク信号をそれぞれ示している。図から判るよ
うに、本実施例では、メモリ・セル・アレイ１１
に於けるワード線方向の両端にロウ・デコーダ１
６及び１７が配置されている。 In the figure, 11 is a memory cell array;
2 is a sense amplifier, 13 is a column decoder, 1
4 is a word line drive clock signal generator, 1
5 is a pre-decoder, 16 and 17 are row decoders, 18 is an isolator transistor that bootstraps the gate of the word line drive transistor, and 19 is a word line drive transistor (19 and 18 constitute a word line drive circuit). 20 to 22 are transistors forming a word line clamp circuit, 23 is an isolator transistor that bootstraps the gate of the word line drive transistor, and 24 is a word line drive transistor (24 and 23 form a word line drive circuit). ), 25 to 27 are transistors forming a word line clamp circuit;
8 is an isolator transistor that bootstraps the gate of the word line drive transistor, and 29 is a word line drive transistor (2
9 and 28 constitute a word line drive circuit),
30 to 32 are transistors that constitute a word line clamp circuit; 33 is an isolator transistor that bootstraps the gate of the word line drive transistor; and 34 is a word line drive transistor (34 and 33 constitute a word line drive circuit). ), 35 to 37 are transistors forming a word line clamp circuit, 38 to 41
is a transistor forming a reset circuit, WL is a word line, A0 to A9 are row address signals,
RAS indicates a row address strobe signal, φWD a word line drive clock signal, and φR a row reset clock signal. As can be seen from the figure, in this embodiment, the memory cell array 11
Row decoders 1 are installed at both ends in the word line direction.
6 and 17 are arranged.
ワード線WLに対しては、ロウ・デコーダに近
い側にワード線ドライブ回路（例えば、トランジ
スタ１８及び１９で構成される）及びワード線ク
ランプ回路（例えばトランジスタ２０乃至２２で
構成される）が配置され、また、ロウ・デコーダ
から離れた側（ワード線終端側）にはリセツト回
路（例えばトランジスタ４０で構成される）が配
置されている。尚、ワード線クランプ回路は、対
応するワード線がリセツト期間中、即ち、ロウ系
リセツト・クロツク信号φRが高レベルにあつて
非選択状態にある場合、そのワード線を接地レベ
ルにクランプする。また、リセツト回路は、前記
リセツト期間中、ワード線を接地し、その放電を
促進する。 For the word line WL, a word line drive circuit (for example, composed of transistors 18 and 19) and a word line clamp circuit (for example, composed of transistors 20 to 22) are arranged on the side closer to the row decoder. Further, a reset circuit (for example, composed of a transistor 40) is arranged on the side away from the row decoder (on the word line termination side). Note that the word line clamp circuit clamps the corresponding word line to the ground level during the reset period, that is, when the row reset clock signal φ R is at a high level and is in a non-selected state. The reset circuit also grounds the word line and promotes its discharge during the reset period.
ロウ・アドレス信号はＡ０〜Ａ９まで10ビツト
の場合を例示している。 The row address signal is exemplified as having 10 bits from A0 to A9.
ロウ・デコーダ１６及び１７にはＡ２〜Ａ９ま
での８ビツトが与えられ、アドレス信号Ａ０及び
Ａ１はプリ・デコーダ１５に加えるようになつて
いて、ワード線ドライブ・クロツク信号φWDを４
本のワード線WLに対しφWR1，φWD2，φWD3，φWD4
として振り分ける役目を果している。 Row decoders 16 and 17 are given 8 bits A2 to A9, address signals A0 and A1 are applied to pre-decoder 15, and word line drive clock signal φWD is applied to 4 bits.
φ WR1 , φ WD2 , φ WD3 , φ WD4 for the main word line WL
It plays the role of sorting.
そのようにする理由は、ロウ・デコーダ１６及
び１７は、４本のワード線WLに対するワード線
ドライブ回路を同時に選択する構成になつている
為、その内の１本を特定する必要があり、それを
ロウ・アドレス信号Ａ０及びＡ１でデコードする
ようにしているものである。 The reason for doing this is that the row decoders 16 and 17 are configured to simultaneously select word line drive circuits for four word lines WL, so it is necessary to specify one of them. is decoded using row address signals A0 and A1.
前記したところから理解できるように、本発明
に於いては、１本のワード線に対処するワード線
ドライブ回路、ワード線クランプ回路、ワード線
リセツト回路等はワード線２本分のピツチのなか
に収めれば良い。 As can be understood from the above, in the present invention, the word line drive circuit, word line clamp circuit, word line reset circuit, etc. that handle one word line are housed in the pitch of two word lines. All you have to do is fit it in.
発明の効果
本発明の記憶装置では、メモリ・セル・アレイ
に於けるワード線方向の両端にワード線１本毎に
それぞれ交互に設置されて全ワード線の一部をド
ライブするワード線ドライブ回路及び残りをドラ
イブするワード線ドライブ回路を有してなる構成
を採つている。Effects of the Invention In the memory device of the present invention, word line drive circuits are provided alternately for each word line at both ends in the word line direction of the memory cell array, and drive a part of all the word lines. The configuration includes a word line drive circuit for driving the remaining lines.
従つて、高集積化の為、ワード線のピツチを狭
くしたり、また、多数のメモリ・セルが接続され
た長大なワード線を駆動する為にワード線ドライ
ブ用トランジスタを大型にしても、１本のワード
線に対処するワード線ドライブ回路はワード線２
本分のピツチの範囲に形成すれば良いから、充分
に余裕を持つたパターンにすることができる。４ Therefore, even if the word line pitch is narrowed to achieve high integration, or the word line drive transistor is made large to drive a long word line to which many memory cells are connected, The word line drive circuit that deals with the main word line is word line 2.
Since it is sufficient to form the pattern within the range of the main pitch, it is possible to create a pattern with sufficient margin. 4
第１図は従来のDRAMに於ける主たる回路の
配置を表す要部ブロツク図、第２図は第１図に見
られるメモリ・セル・アレイに於ける１本のワー
ド線に関連する回路を示す要部回路図、第３図は
本発明一実施例を説明する為の要部回路図をそれ
ぞれ表している。
図に於いて、１１はメモリ・セル・アレイ、１
２はセンス増幅器、１３はカラム・デコーダ、１
４はワード線ドライブ・クロツク信号発生器、１
５はプリ・デコーダ、１６及び１７はロウ・デコ
ーダ、１８はワード線ドライブ用トランジスタの
ゲートをブートストラツプするアイソレータ用ト
ランジスタ、１９はワード線ドライブ用トランジ
スタ（１９と１８とでワード線ドライブ回路を構
成する）、２０乃至２２はワード線クランプ回路
を構成するトランジスタ、２３はワード線ドライ
ブ用トランジスタのゲートをブートストラツプす
るアイソレータ用トランジスタ、２４はワード線
ドライブ用トランジスタ（２４と２３とでワード
線ドライブ回路を構成する）、２５乃至２７はワ
ード線クランプ回路を構成するトランジスタ、２
８はワード線ドライブ用トランジスタのゲートを
ブートストラツプするアイソレータ用トランジス
タ、２９はワード線ドライブ用トランジスタ（２
９と２８とでワード線ドライブ回路を構成する）、
３０乃至３２はワード線クランプ回路を構成する
トランジスタ、３３はワード線ドライブ用トラン
ジスタのゲートをブートストラツプするアイソレ
ータ用トランジスタ、３４はワード線ドライブ用
トランジスタ（３４と３３とでワード線ドライブ
回路を構成する）、３５乃至３７はワード線クラ
ンプ回路を構成するトランジスタ、３８乃至４１
はリセツト回路を構成するトランジスタ、WLは
ワード線、Ａ０乃至Ａ９はロウ・アドレス信号、
RASはロウ・アドレス・ストローブ信号、φWDは
ワード線ドライブ・クロツク信号、φRはロウ系
リセツト・クロツク信号をそれぞれ示している。
Figure 1 is a main block diagram showing the layout of the main circuits in a conventional DRAM, and Figure 2 shows a circuit related to one word line in the memory cell array shown in Figure 1. Main part circuit diagram, FIG. 3 shows a main part circuit diagram for explaining one embodiment of the present invention. In the figure, 11 is a memory cell array;
2 is a sense amplifier, 13 is a column decoder, 1
4 is a word line drive clock signal generator, 1
5 is a pre-decoder, 16 and 17 are row decoders, 18 is an isolator transistor that bootstraps the gate of the word line drive transistor, and 19 is a word line drive transistor (19 and 18 constitute a word line drive circuit). 20 to 22 are transistors forming a word line clamp circuit, 23 is an isolator transistor that bootstraps the gate of the word line drive transistor, and 24 is a word line drive transistor (24 and 23 form a word line drive circuit). ), 25 to 27 are transistors forming a word line clamp circuit;
8 is an isolator transistor that bootstraps the gate of the word line drive transistor, and 29 is a word line drive transistor (2
9 and 28 constitute a word line drive circuit),
30 to 32 are transistors that constitute a word line clamp circuit; 33 is an isolator transistor that bootstraps the gate of the word line drive transistor; and 34 is a word line drive transistor (34 and 33 constitute a word line drive circuit). ), 35 to 37 are transistors forming a word line clamp circuit, 38 to 41
is a transistor forming a reset circuit, WL is a word line, A0 to A9 are row address signals,
RAS indicates a row address strobe signal, φWD a word line drive clock signal, and φR a row reset clock signal.
Claims (1)
と、 前記ワード線の一端側に配置されてワード線１
本おきに各々接続された複数のワード線ドライブ
用トランジスタを含む第１ワード線ドライブ回路
と、 前記ワード線の他端側に配置されて残りのワー
ド線に各々接続された複数のワード線ドライブ用
トランジスタを含む第２ワード線ドライブ回路
と、 前記ワード線の一端側に配置されてロウ・アド
レス信号の一部のビツトをデコードして前記第１
ワード線ドライブ回路内の少なくとも２個のワー
ド線ドライブ用トランジスタを同時に選択する第
１ロウ・デコーダと、 前記ワード線の他端側に配置されてロウ・アド
レス信号の一部のビツトをデコードして前記第２
ワード線ドライブ回路内の少なくとも２個のワー
ド線ドライブ用トランジスタを同時に選択する第
２ロウ・デコーダと、 前記第１、第２ロウ・デコーダに対し共通に設
けられて前記ロウ・アドレス信号の残りのビツト
をデコードし同時に選択されている前記ワード線
ドライブ用トランジスタのうちの一つに対してワ
ード線ドライブ・クロツク信号を与えるプリ・デ
コーダと を有してなることを特徴とする半導体記憶装置。[Scope of Claims] 1. A memory cell array including a plurality of word lines, and a word line 1 arranged at one end of the word line.
A first word line drive circuit including a plurality of word line drive transistors connected to each other every other word line, and a plurality of word line drive circuits arranged on the other end side of the word line and connected to the remaining word lines, respectively. a second word line drive circuit including a transistor; and a second word line drive circuit disposed on one end side of the word line to decode some bits of the row address signal and drive the first word line.
a first row decoder that simultaneously selects at least two word line drive transistors in a word line drive circuit; and a first row decoder that is disposed at the other end of the word line and decodes some bits of the row address signal. Said second
a second row decoder that simultaneously selects at least two word line drive transistors in the word line drive circuit; and a second row decoder that is provided in common to the first and second row decoders and receives the remaining row address signals. 1. A semiconductor memory device comprising: a pre-decoder that decodes bits and simultaneously provides a word line drive clock signal to one of the selected word line drive transistors.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59020864A JPS60167193A (en) | 1984-02-09 | 1984-02-09 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59020864A JPS60167193A (en) | 1984-02-09 | 1984-02-09 | Semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60167193A JPS60167193A (en) | 1985-08-30 |
| JPH0454316B2 true JPH0454316B2 (en) | 1992-08-31 |
Family
ID=12039005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59020864A Granted JPS60167193A (en) | 1984-02-09 | 1984-02-09 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60167193A (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930001738B1 (en) * | 1989-12-29 | 1993-03-12 | 삼성전자주식회사 | Word-line driver array method of semiconductor memory device |
| JPH04106783A (en) * | 1990-08-28 | 1992-04-08 | Sharp Corp | Dynamic semiconductor storage device |
| JPH04252491A (en) * | 1991-01-28 | 1992-09-08 | Nec Corp | Semiconductor memory |
| JP3228319B2 (en) * | 1997-04-07 | 2001-11-12 | 日本電気株式会社 | Semiconductor device |
| JP5690083B2 (en) * | 2010-05-19 | 2015-03-25 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | Semiconductor memory device |
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|---|---|---|---|---|
| JPS5542344A (en) * | 1978-09-21 | 1980-03-25 | Toshiba Corp | Mos type dynamic memory unit |
| JPS56130887A (en) * | 1980-03-18 | 1981-10-14 | Nec Corp | Semiconductor memory device |
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1984
- 1984-02-09 JP JP59020864A patent/JPS60167193A/en active Granted
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|---|---|---|---|---|
| JPS5542344A (en) * | 1978-09-21 | 1980-03-25 | Toshiba Corp | Mos type dynamic memory unit |
| JPS56130887A (en) * | 1980-03-18 | 1981-10-14 | Nec Corp | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60167193A (en) | 1985-08-30 |
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Legal Events
| Date | Code | Title | Description |
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| EXPY | Cancellation because of completion of term |