JPH0453070A - ディジタル信号再生装置のクロック発生装置 - Google Patents
ディジタル信号再生装置のクロック発生装置Info
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- JPH0453070A JPH0453070A JP16209590A JP16209590A JPH0453070A JP H0453070 A JPH0453070 A JP H0453070A JP 16209590 A JP16209590 A JP 16209590A JP 16209590 A JP16209590 A JP 16209590A JP H0453070 A JPH0453070 A JP H0453070A
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- clock signal
- signal
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- 238000001514 detection method Methods 0.000 claims description 10
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Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル信号再生装置に備えられ、各部に
供給するためのクロック信号を発生するクロック発生装
置に関するものである。
供給するためのクロック信号を発生するクロック発生装
置に関するものである。
従来のディジタル信号再生装置は、第7図に示す構成を
有しており、磁気テープ55から取り出したディジタル
信号を以下のように処理することにより、アナログ信号
として出力している。
有しており、磁気テープ55から取り出したディジタル
信号を以下のように処理することにより、アナログ信号
として出力している。
即ち、磁気テープ55に記録されている信号を磁気ヘッ
ド41により電気信号として取り出し、ヘッドアンプ4
2にて増幅する。次に、ヘッドアンプ42の出力信号の
高域成分をLPF (1owpass f i 1t
er)43にて除去した後トランスバーサルフィルタ4
4でアイパターンを開かせる。次に、積分回路45にて
低域のジッタ成分を取り除く。積分回路45の出力は二
手に別れ、一方は位相比較回路50へ入力され、他方は
復、調回路46へ入力される。
ド41により電気信号として取り出し、ヘッドアンプ4
2にて増幅する。次に、ヘッドアンプ42の出力信号の
高域成分をLPF (1owpass f i 1t
er)43にて除去した後トランスバーサルフィルタ4
4でアイパターンを開かせる。次に、積分回路45にて
低域のジッタ成分を取り除く。積分回路45の出力は二
手に別れ、一方は位相比較回路50へ入力され、他方は
復、調回路46へ入力される。
位相比較回路50へ入力された信号は、PLL(pha
se Iockea 1oop)方式でクロック信
号を発生させるためのVCO(voltage co
ntrolIecl oscillator)52の
出力と位相比較され、位相比較回路50は両者の位相差
に応じた直流電圧を出力する。この信号はLPF51に
より高域のノイズ成分が取り除かれてVCO52へ供給
され、■C052はLPF51からの入力信号に基づい
てクロック信号を発振する。このクロック信号は分周回
路53にて分周され、復調回路46およびメモリ47の
クロック信号として供給される。
se Iockea 1oop)方式でクロック信
号を発生させるためのVCO(voltage co
ntrolIecl oscillator)52の
出力と位相比較され、位相比較回路50は両者の位相差
に応じた直流電圧を出力する。この信号はLPF51に
より高域のノイズ成分が取り除かれてVCO52へ供給
され、■C052はLPF51からの入力信号に基づい
てクロック信号を発振する。このクロック信号は分周回
路53にて分周され、復調回路46およびメモリ47の
クロック信号として供給される。
一方、積分回路45から出力される信号は、記録時に、
記録に適した信号とするため符号長が一定の帯域内に収
まるように変調されており、この信ぢは、復調回路46
にて復調された後、メモリ47に書き込まれる。このと
きの書込みタイミングは、分周回路53から供給される
クロック信号によって設定される。メモリ47に書き込
まれたデータは、クロック発振回路54が発振するクロ
ック信号によって読み出される。
記録に適した信号とするため符号長が一定の帯域内に収
まるように変調されており、この信ぢは、復調回路46
にて復調された後、メモリ47に書き込まれる。このと
きの書込みタイミングは、分周回路53から供給される
クロック信号によって設定される。メモリ47に書き込
まれたデータは、クロック発振回路54が発振するクロ
ック信号によって読み出される。
分周回路53により生成されたりし1ンク信号は磁気ヘ
ッド41によっ゛て磁気テープ55から取り出された信
号によって作られる。従って、テープ走行が不安定であ
ったり、回転J°る磁気ヘッド41により磁気テープ5
5が振動するいわゆる、たたき等によりジッタが生じた
場合、そのジッタを持った信号とVCO52出力信号と
で位相比較回路50において位相比較されるため、VC
O52出力信月がジッタを持った信号に合わせようとし
てしまい、その結果、ジッタを含んでしまう。そして、
VCO52出力信号を分周する分周回路53の出力信号
もジッタを含んでし7まう。
ッド41によっ゛て磁気テープ55から取り出された信
号によって作られる。従って、テープ走行が不安定であ
ったり、回転J°る磁気ヘッド41により磁気テープ5
5が振動するいわゆる、たたき等によりジッタが生じた
場合、そのジッタを持った信号とVCO52出力信号と
で位相比較回路50において位相比較されるため、VC
O52出力信月がジッタを持った信号に合わせようとし
てしまい、その結果、ジッタを含んでしまう。そして、
VCO52出力信号を分周する分周回路53の出力信号
もジッタを含んでし7まう。
これに対し、クロック発振回路54は専用のクリスタル
発振子等で発振を行うため、磁気ヘッド41からのジッ
タとは無関係りこ発振を行っている。従って、メモリ4
7から読み出された信閃は、ジッタとは無関係な信号に
することがてきる。これにより、再生信号に含まれるデ
ータやクロック信号のジッタ成分が取り除かれ、再生信
号は、誤り訂正回路48で誤り訂正符号から通常のディ
ジタル信号に戻され、D/A変換回路49を経てアナロ
グ信号として出力される。
発振子等で発振を行うため、磁気ヘッド41からのジッ
タとは無関係りこ発振を行っている。従って、メモリ4
7から読み出された信閃は、ジッタとは無関係な信号に
することがてきる。これにより、再生信号に含まれるデ
ータやクロック信号のジッタ成分が取り除かれ、再生信
号は、誤り訂正回路48で誤り訂正符号から通常のディ
ジタル信号に戻され、D/A変換回路49を経てアナロ
グ信号として出力される。
ところが、上記従来の構成では、磁気テープ55に記録
するクロック信号は、映像系の信号によって決定される
ものであるのに対し、クロック発振回路54によって発
振されるクロック信号は、D/A変換回路49で変換さ
れる際のクロック周波数により決定されるため、両者の
間で位相の一致しない場合が生じる。
するクロック信号は、映像系の信号によって決定される
ものであるのに対し、クロック発振回路54によって発
振されるクロック信号は、D/A変換回路49で変換さ
れる際のクロック周波数により決定されるため、両者の
間で位相の一致しない場合が生じる。
例えば、業務用ハイビジョンVTRでは、磁気テープ5
5に記録される信号は輝度信号により決まり、(走査線
数)×(水平同期周波数)−1440(本)x33.7
5(k七) −48,6(MHz)となる。これはVC
O52出力信号の周波数であり、ディジタル信号の変調
方式が8−14変調であるから、分周回路53では1/
14に分周され、3.47M七となる。
5に記録される信号は輝度信号により決まり、(走査線
数)×(水平同期周波数)−1440(本)x33.7
5(k七) −48,6(MHz)となる。これはVC
O52出力信号の周波数であり、ディジタル信号の変調
方式が8−14変調であるから、分周回路53では1/
14に分周され、3.47M七となる。
これに対し、クロック発振回路54の発振周波数は、オ
ーディオ信号の場合、(チャンネル数)×(ビット数)
×(サンプリング周波数)−2ch×16ビツトX48
kHz=1.536M七の整数倍となる。これは、D
/A変換回路49でアナログ信号に戻される前に種々の
信号処理をするためであって、例えば1.536MHz
の3倍とすると、4、(i1M七となる。この4.61
M七と上記の3.47MHzとでは位相は一致せず、第
8図に示すように、クロックの立ち上がりまたは立ち下
がりの一致する点Pが生じる。そして、メモリ47への
書込み信号、読出し信号、アウトプットイネーブル、ラ
イトイネーブルおよびアドレスは、何れも−F記のクロ
ックから作成しているため、書込みデータと読出しデー
タとの重なりや、メモリ47が複数の場合にメモリ読み
出しのずれが生じてしまう。従って、このときに、ディ
ジタル信号再生装置の再生信号にジッタが生じるという
問題点を有している。
ーディオ信号の場合、(チャンネル数)×(ビット数)
×(サンプリング周波数)−2ch×16ビツトX48
kHz=1.536M七の整数倍となる。これは、D
/A変換回路49でアナログ信号に戻される前に種々の
信号処理をするためであって、例えば1.536MHz
の3倍とすると、4、(i1M七となる。この4.61
M七と上記の3.47MHzとでは位相は一致せず、第
8図に示すように、クロックの立ち上がりまたは立ち下
がりの一致する点Pが生じる。そして、メモリ47への
書込み信号、読出し信号、アウトプットイネーブル、ラ
イトイネーブルおよびアドレスは、何れも−F記のクロ
ックから作成しているため、書込みデータと読出しデー
タとの重なりや、メモリ47が複数の場合にメモリ読み
出しのずれが生じてしまう。従って、このときに、ディ
ジタル信号再生装置の再生信号にジッタが生じるという
問題点を有している。
本発明のディジタル信号再生装置のクロック発生装置は
、L記の課題を解決するために、記録媒体に記録されて
いる信号から取り出された再生クロック信号と対応する
クロック信号をクロック信号発振手段にて発振し、この
発振クロック信号を上記の再生クロック信号と同位相で
供給するディジタル信号再生装置のクロック発生装置に
おいて、以下の手段を講じている。
、L記の課題を解決するために、記録媒体に記録されて
いる信号から取り出された再生クロック信号と対応する
クロック信号をクロック信号発振手段にて発振し、この
発振クロック信号を上記の再生クロック信号と同位相で
供給するディジタル信号再生装置のクロック発生装置に
おいて、以下の手段を講じている。
即ち、上記の再生クロック信号と発振クロック信号との
位相差を検出する位相差検出手段と、発振クロック信号
の周波数を変化させる周波数変更手段と、位相差検出手
段にて検出された位相差に基づいて、再生クロック信号
と発振クロック信号とが同位相となるように、周波数変
更手段を制御する周波数変更制御手段とを備えている。
位相差を検出する位相差検出手段と、発振クロック信号
の周波数を変化させる周波数変更手段と、位相差検出手
段にて検出された位相差に基づいて、再生クロック信号
と発振クロック信号とが同位相となるように、周波数変
更手段を制御する周波数変更制御手段とを備えている。
上記の構成によれば、位相差検出手段は、再生クロック
信号と発振クロック信号との位相差を検出し、周波数変
更手段は、位相差検出手段にて検出された位相差に基づ
いて、再生クロック信号と発振クロック信号とが同位相
となるように、周波数変更手段を制御する。これにより
、再生クロック信号と発振クロック信号との位相を一致
させることができる。
信号と発振クロック信号との位相差を検出し、周波数変
更手段は、位相差検出手段にて検出された位相差に基づ
いて、再生クロック信号と発振クロック信号とが同位相
となるように、周波数変更手段を制御する。これにより
、再生クロック信号と発振クロック信号との位相を一致
させることができる。
本発明の一実施例を第1図ないし第6図に基づいて以下
に説明する。尚、説明の便宜上、第1図において、前記
の第7図に示した手段と同一の機能を有する手段には同
一の符号を付記し、その説明を省略している。
に説明する。尚、説明の便宜上、第1図において、前記
の第7図に示した手段と同一の機能を有する手段には同
一の符号を付記し、その説明を省略している。
本発明に係るディジタル信号再生装置のクロック発生装
置は、第1図に示すように、発振回路1と、周波数変更
手段としての分周回路2と、分周回路3・9と、周波数
変更制御手段を構成するりセット回路4、ラッチ回路7
・8および遅延回路32と、位相差検出手段を構成する
排他的論理和回路(以下、XORと称する)5およびA
ND回路6とを備えている。
置は、第1図に示すように、発振回路1と、周波数変更
手段としての分周回路2と、分周回路3・9と、周波数
変更制御手段を構成するりセット回路4、ラッチ回路7
・8および遅延回路32と、位相差検出手段を構成する
排他的論理和回路(以下、XORと称する)5およびA
ND回路6とを備えている。
発振回路1は電磁変換系の性能により決定される周波数
の基準信号を発振するようになっており、本実施例にお
いては上記の基準信号の周波数が46MHzに設定され
ている。
の基準信号を発振するようになっており、本実施例にお
いては上記の基準信号の周波数が46MHzに設定され
ている。
分周回路3は、第2図に示すように、4個のTフリップ
フロップ(以下、T−FFと称する)10〜13とAN
D回路33とからなり、発振回路1から供給される46
MHzの基準信号を1/10に分周して、メモリ47、
誤り訂正回路48およびD/A変換回路49へ4.6M
)Izの発振クロック信号を供給するものである。この
t6MHzという周波数は、D/A変換回路49が48
MIIZのサンプリング周波数で、16bit、2ch
の信号としてディジタル信号をアナログ信号に変換する
ことを想定して決定される周波数1.54 MHzの3
倍の周波数であり、第1図に示すディジタル信号再生装
置では、上記の4.6 M Hzのクロック信号により
種々のディジタル信号処理を行うようになっている。
フロップ(以下、T−FFと称する)10〜13とAN
D回路33とからなり、発振回路1から供給される46
MHzの基準信号を1/10に分周して、メモリ47、
誤り訂正回路48およびD/A変換回路49へ4.6M
)Izの発振クロック信号を供給するものである。この
t6MHzという周波数は、D/A変換回路49が48
MIIZのサンプリング周波数で、16bit、2ch
の信号としてディジタル信号をアナログ信号に変換する
ことを想定して決定される周波数1.54 MHzの3
倍の周波数であり、第1図に示すディジタル信号再生装
置では、上記の4.6 M Hzのクロック信号により
種々のディジタル信号処理を行うようになっている。
上記のT−FFIOの入力端子Tには発振回路1の出力
が入力され、T−FF10の出力端子QはT−FFII
の入力端子TおよびAND回路33の一方の入力端子と
接続されている。T−FF11の出力端子QはT−FF
12の入力端子Tと接続され、T−FF12の出力端子
QはT−FF13の入力端子TおよびAND回路33の
他方の入力端子と接続されている。T−FF13の出力
端子Qは第1図に示すメモリ47、誤り訂正回路48お
よびD/A変換回路49と接続されている。また、T−
FF14〜18のリセット入力端子RにはAND回路3
3の出力端子が接続されている。
が入力され、T−FF10の出力端子QはT−FFII
の入力端子TおよびAND回路33の一方の入力端子と
接続されている。T−FF11の出力端子QはT−FF
12の入力端子Tと接続され、T−FF12の出力端子
QはT−FF13の入力端子TおよびAND回路33の
他方の入力端子と接続されている。T−FF13の出力
端子Qは第1図に示すメモリ47、誤り訂正回路48お
よびD/A変換回路49と接続されている。また、T−
FF14〜18のリセット入力端子RにはAND回路3
3の出力端子が接続されている。
分周回路2は、5個のT−FF14〜18がらなり、発
振回路1から供給される46MHzの基準信号を1/1
4に分周して、メモリ47および復調回路46へ3.3
M Hzの発振クロック信号を供給するものである。
振回路1から供給される46MHzの基準信号を1/1
4に分周して、メモリ47および復調回路46へ3.3
M Hzの発振クロック信号を供給するものである。
この3.3MHzという周波数は、復調回路46で8/
14復調を行うことを考慮して設定されている。上記の
T−FF14〜18は、2個17)AND回路19−2
0および2個のスイッチ22・23からなるリセット回
路4と接続されている。AND回路19の3個の入力端
子には、T−F F 14・15・16の出力端子Qが
個々に接続され゛でいる。AND回路2002個の入力
端子には、T−FF1516の出力端子Qが個々に接続
されこいる。AND回路19の出力端子はスイッチ22
・23の入力端子22a・23aと接続され、AND回
路20の出力端子はスイッチ22の入力端子22bと接
続され、スイッチ23の入力端子23bはT−FF17
の出力端子Qと接続されている。スイッチ22・23の
両出力端了22cm23cは共にT−FF14〜17の
各リセット入力端子Rと接続されている。
14復調を行うことを考慮して設定されている。上記の
T−FF14〜18は、2個17)AND回路19−2
0および2個のスイッチ22・23からなるリセット回
路4と接続されている。AND回路19の3個の入力端
子には、T−F F 14・15・16の出力端子Qが
個々に接続され゛でいる。AND回路2002個の入力
端子には、T−FF1516の出力端子Qが個々に接続
されこいる。AND回路19の出力端子はスイッチ22
・23の入力端子22a・23aと接続され、AND回
路20の出力端子はスイッチ22の入力端子22bと接
続され、スイッチ23の入力端子23bはT−FF17
の出力端子Qと接続されている。スイッチ22・23の
両出力端了22cm23cは共にT−FF14〜17の
各リセット入力端子Rと接続されている。
スイッチ22の制御入力端子22dにはう・ノチ回路7
の出力が入力され、スイッチ23の制御入力端子23d
にはラッチ回路8の出力が入力されている。また、’1
FF14の出力端子QはT−FF15の入力端子1゛と
接続され、T−FF15の出力端子QはT−FF16の
入力端子Tと接続され、T−FF16の出力端子QはT
−、、、F F 17・18の入力端子1′と接続さ
れている。さらに、1″FF18の出力端子Qは、X
OR5およびA、N10回路6の一方の入力端子と、第
1し1に刀くすメモリ47および復調回路46とに接続
、されている。
の出力が入力され、スイッチ23の制御入力端子23d
にはラッチ回路8の出力が入力されている。また、’1
FF14の出力端子QはT−FF15の入力端子1゛と
接続され、T−FF15の出力端子QはT−FF16の
入力端子Tと接続され、T−FF16の出力端子QはT
−、、、F F 17・18の入力端子1′と接続さ
れている。さらに、1″FF18の出力端子Qは、X
OR5およびA、N10回路6の一方の入力端子と、第
1し1に刀くすメモリ47および復調回路46とに接続
、されている。
、h記のスイッチ22・23ば、制御入力端子22d・
23(1へ入力されろう・ソチ回路′7・Bの出力信号
によって切り換えられ、う・ノチ回路7・8の出力信号
が1″のときに、それぞれ、出力端子22c・23Cが
入力端子22b・23b側・\切り換えられ、ランチ回
路7・8の出力信号が°′O”のときに、それぞれ、出
力端子22(、・23cが入力端子22a・23a側へ
切り換えられるようになっている。従、って、T−FF
14−ITは、ラッチ回路7あるいはランチ回路8の出
力信号によりリセットのタイミングが変更されるように
なっている。
23(1へ入力されろう・ソチ回路′7・Bの出力信号
によって切り換えられ、う・ノチ回路7・8の出力信号
が1″のときに、それぞれ、出力端子22c・23Cが
入力端子22b・23b側・\切り換えられ、ランチ回
路7・8の出力信号が°′O”のときに、それぞれ、出
力端子22(、・23cが入力端子22a・23a側へ
切り換えられるようになっている。従、って、T−FF
14−ITは、ラッチ回路7あるいはランチ回路8の出
力信号によりリセットのタイミングが変更されるように
なっている。
第1回に示す分周回路9は))■−5L方式により再生
信号から作成されたVCO52出力のりD−7り信号を
1/14に分周し、第4図に示ず再生クロック信号にと
してX OR5およびラッチ回路7・8へ供給するよう
になっている。
信号から作成されたVCO52出力のりD−7り信号を
1/14に分周し、第4図に示ず再生クロック信号にと
してX OR5およびラッチ回路7・8へ供給するよう
になっている。
ラッチ回路7は、第2図に示すように、4個のNAND
回路24〜27から構成されており、分周回路9から出
力される再生クロック信号kをクロック信号とし、再生
クロック信号kが“0”のときにはAND回路6の出力
が′”0”となる直前の状態を出力に保持する一方、再
生クロック信号kが1″のときにはA、 N D回路6
の出力をそのまま出力するようになっている。NAND
回路24の一力“の入力端子にはAND回路6の出力が
入力され、NAND回路24・26の他方の入力端子に
は、上記の再生クロック信号kが入力されるようになっ
ている。N A、 N D回路24の出力端子はN A
、 N D回路25・26の一方の入力端子と接続され
、NAND回路25の他方の入力端子はNA N D回
路27の出力端子と接続されている。NAND回路27
の一方の入力端子はNAND回路25の出力端子と接続
され、他方の入力端子はNAND回路26の出力端子と
接続されている。NAND回路25の出力端子はスイッ
チ220制御入力端子22dと接続されている。
回路24〜27から構成されており、分周回路9から出
力される再生クロック信号kをクロック信号とし、再生
クロック信号kが“0”のときにはAND回路6の出力
が′”0”となる直前の状態を出力に保持する一方、再
生クロック信号kが1″のときにはA、 N D回路6
の出力をそのまま出力するようになっている。NAND
回路24の一力“の入力端子にはAND回路6の出力が
入力され、NAND回路24・26の他方の入力端子に
は、上記の再生クロック信号kが入力されるようになっ
ている。N A、 N D回路24の出力端子はN A
、 N D回路25・26の一方の入力端子と接続され
、NAND回路25の他方の入力端子はNA N D回
路27の出力端子と接続されている。NAND回路27
の一方の入力端子はNAND回路25の出力端子と接続
され、他方の入力端子はNAND回路26の出力端子と
接続されている。NAND回路25の出力端子はスイッ
チ220制御入力端子22dと接続されている。
ラッチ回路8は、4個のNOR回路28〜31から構成
されており、分周回路9から出力される再生クロック信
号kをクロック信号とし、」−記のラッチ回路7とは逆
に、再生クロック信号kが0”のときにはAND回路6
の出力をそのまま出力する一方、再生クロック信号kが
“1”のときにはAND回路6の出力が“1”となる直
前の状態を出力に保持するようになっている。上−記の
NOR回路28の一方の入力端子にはAND回路6の出
力が入力され、NOR回路28・30の他方の入力端子
には、1−記の再生クロツタ信号kが遅延回路32を介
して入力されるようになっている。NOR回路28の出
力端子はNOR回路29・30の一方の入力端子と接続
され、NOR回路29の他方の入力端子はNOR回路3
1の出力端子が接続されている。NOR回路31の一方
の入力端子はNOR回路29の出力端子と接続され、他
方の入力端子はNOR回路30の出力端子と接続されて
いる。NOR回路29の出力端子はスイッチ23の制御
入力端子23dと接続されている。
されており、分周回路9から出力される再生クロック信
号kをクロック信号とし、」−記のラッチ回路7とは逆
に、再生クロック信号kが0”のときにはAND回路6
の出力をそのまま出力する一方、再生クロック信号kが
“1”のときにはAND回路6の出力が“1”となる直
前の状態を出力に保持するようになっている。上−記の
NOR回路28の一方の入力端子にはAND回路6の出
力が入力され、NOR回路28・30の他方の入力端子
には、1−記の再生クロツタ信号kが遅延回路32を介
して入力されるようになっている。NOR回路28の出
力端子はNOR回路29・30の一方の入力端子と接続
され、NOR回路29の他方の入力端子はNOR回路3
1の出力端子が接続されている。NOR回路31の一方
の入力端子はNOR回路29の出力端子と接続され、他
方の入力端子はNOR回路30の出力端子と接続されて
いる。NOR回路29の出力端子はスイッチ23の制御
入力端子23dと接続されている。
遅延回路32は、AND回路6の出力信号が再生クロッ
ク信号kから作成されるためにこの再生りI7ツク信号
kに対して遅れを生しることの対策として、再生クロッ
ク信号kを若干遅らせるものである。
ク信号kから作成されるためにこの再生りI7ツク信号
kに対して遅れを生しることの対策として、再生クロッ
ク信号kを若干遅らせるものである。
上記の構成において、発振回路1では、第3図に示す4
.6 M Hzの信号aが発振され、この発振回路1出
力信号aは分周回路2・3へ供給される。分周回路3で
は、先ず、T−FFIOが発振回路1出力信号aの立ち
下がりで発振回路1出力信号aを1/2に分周し、同図
に示す信号すを出力端子Qから′丁−FFIIとAND
回路33とに出力する。T−FFIIは、T−FFIO
出力信号すを1/2に分周し2、同図に示す信号CをT
−FF12へ出力する。この1−FF1.1出力体号C
ばさらにT−FF12で1/2に分周されてAND回路
33とT−FF1.3とに供給される。このとき、T−
FF12の出力がパ1”になると、即座にAND回路3
3の出力が1”°となり、TFFIO〜12のリセット
が働き、再び最初からカウントが開始される。従って、
T−FF12の出力は同図に示す’1FF12出力信号
d出力体。このT−FF12出力仁号dはT”−FF1
3Q:供給され、1/2に分周されることにより同図に
示ずT−FF13出力信号eとなる。以−Lのよ・うに
して、分周回路3からは発振回路1出力信号aを1/1
0に分周した4、6MHzのり1コック信号が得られ、
このクロック信号は、第1図に示すメモリ47、誤り訂
正回路48およびD/A変換回路49へ供給される。
.6 M Hzの信号aが発振され、この発振回路1出
力信号aは分周回路2・3へ供給される。分周回路3で
は、先ず、T−FFIOが発振回路1出力信号aの立ち
下がりで発振回路1出力信号aを1/2に分周し、同図
に示す信号すを出力端子Qから′丁−FFIIとAND
回路33とに出力する。T−FFIIは、T−FFIO
出力信号すを1/2に分周し2、同図に示す信号CをT
−FF12へ出力する。この1−FF1.1出力体号C
ばさらにT−FF12で1/2に分周されてAND回路
33とT−FF1.3とに供給される。このとき、T−
FF12の出力がパ1”になると、即座にAND回路3
3の出力が1”°となり、TFFIO〜12のリセット
が働き、再び最初からカウントが開始される。従って、
T−FF12の出力は同図に示す’1FF12出力信号
d出力体。このT−FF12出力仁号dはT”−FF1
3Q:供給され、1/2に分周されることにより同図に
示ずT−FF13出力信号eとなる。以−Lのよ・うに
して、分周回路3からは発振回路1出力信号aを1/1
0に分周した4、6MHzのり1コック信号が得られ、
このクロック信号は、第1図に示すメモリ47、誤り訂
正回路48およびD/A変換回路49へ供給される。
分周回路2では、T’−FF14〜16が各入力端子′
I゛に供給される発振回路1出力信号aを1/2に分周
する。従って、T−FF14・1りの各出力端子Qから
の出力は、第4図に示すように、それぞれ、1−FF1
4出力信号g、′1゛−FFI5出力信号りとなる。こ
こで、スイッチ22・23の出力端子22c・23cが
入力端子22a・23a側に切り換えられているときに
は、AND回路19の出力がT−FF14〜17の各リ
セット入力端子Rに入力されている状態であるから、T
−FF16からの出力信号は第4図に示すT・FF16
出力信出力上なる。このT−FF16出力信出力上T−
FF1.8へ入力されて1/2に分周されることにより
、T−FF1Bからは、同図に示すT−FF18出力信
出力色得られる。以上のようにして、分周回路2からは
発振回路1出力信号aを1/14に分周した3、3MH
zのクロック信号が得られ、このクロック信号は、X0
R5およびAND回路6の一方の入力端子と、第1図に
示すメモリ47および復調回路46へ発振クロック信号
として供給される。
I゛に供給される発振回路1出力信号aを1/2に分周
する。従って、T−FF14・1りの各出力端子Qから
の出力は、第4図に示すように、それぞれ、1−FF1
4出力信号g、′1゛−FFI5出力信号りとなる。こ
こで、スイッチ22・23の出力端子22c・23cが
入力端子22a・23a側に切り換えられているときに
は、AND回路19の出力がT−FF14〜17の各リ
セット入力端子Rに入力されている状態であるから、T
−FF16からの出力信号は第4図に示すT・FF16
出力信出力上なる。このT−FF16出力信出力上T−
FF1.8へ入力されて1/2に分周されることにより
、T−FF1Bからは、同図に示すT−FF18出力信
出力色得られる。以上のようにして、分周回路2からは
発振回路1出力信号aを1/14に分周した3、3MH
zのクロック信号が得られ、このクロック信号は、X0
R5およびAND回路6の一方の入力端子と、第1図に
示すメモリ47および復調回路46へ発振クロック信号
として供給される。
X0R5では、T−FF18出力信出力色、分周回路9
から供給される再生クロック信号にとの位相を比較し、
両者に位相差が生じている場合には“1”となる出力信
号をAND回路6へ出力する。
から供給される再生クロック信号にとの位相を比較し、
両者に位相差が生じている場合には“1”となる出力信
号をAND回路6へ出力する。
ここで、例えば再生クロック信号kに対してTFF18
出力信号jが進んでいる場合、X0R5からは第4図に
示すX0R5出力信号lが得られる。AND回路6では
、X0R5出力信号lと上記のT−FF18出力信出力
色を入力することにより、同図に示すAND回路6出力
信号mをラッチ回路7・8に出力する。ラッチ回路7は
、分周回路9から出力される再生クロック信号kが°。
出力信号jが進んでいる場合、X0R5からは第4図に
示すX0R5出力信号lが得られる。AND回路6では
、X0R5出力信号lと上記のT−FF18出力信出力
色を入力することにより、同図に示すAND回路6出力
信号mをラッチ回路7・8に出力する。ラッチ回路7は
、分周回路9から出力される再生クロック信号kが°。
0”のときにはAND回路6出力信号mがパ0”となる
直前の状態を出力に保持する一方、再生クロック信号k
が1″のときにはAND回路6出力信号mをそのまま出
力する。第4図において、再生クロック信号kが“1”
の期間、AND回路6出力信号mは全て“0”であり、
この期間、ラッチ回路7出力信号nは0”となる。また
、再生クロック信号kが“0″の期間において、AND
回路6出力信号mが°゛0″となる直前のラッチ回路7
の出力は“0”であるから、この期間もラッチ回路7出
力信号nは“′0”となる。従って、ラッチ回路7出力
信号nは全て“O゛となる。これに対し、ラッチ回路8
は、再生クロック信号kが“0“のときにはAND回路
6出力信号mをそのまま出力する一方、再生クロック信
号kが“工”のときにはAND回路6出力信号mが“1
”となる直前の状態を出力に保持する。従って、ラッチ
回路8からは同図に示すラッチ回路8出力信号0が得ら
れる。
直前の状態を出力に保持する一方、再生クロック信号k
が1″のときにはAND回路6出力信号mをそのまま出
力する。第4図において、再生クロック信号kが“1”
の期間、AND回路6出力信号mは全て“0”であり、
この期間、ラッチ回路7出力信号nは0”となる。また
、再生クロック信号kが“0″の期間において、AND
回路6出力信号mが°゛0″となる直前のラッチ回路7
の出力は“0”であるから、この期間もラッチ回路7出
力信号nは“′0”となる。従って、ラッチ回路7出力
信号nは全て“O゛となる。これに対し、ラッチ回路8
は、再生クロック信号kが“0“のときにはAND回路
6出力信号mをそのまま出力する一方、再生クロック信
号kが“工”のときにはAND回路6出力信号mが“1
”となる直前の状態を出力に保持する。従って、ラッチ
回路8からは同図に示すラッチ回路8出力信号0が得ら
れる。
一方、第5図に示すように、再生クロック信号kに対し
て1−FF1B出力信号jが遅れている場合、X0R5
の出力は同図に示すX0R5出力信号rとなり、AND
回路6の出力信号は同図に示すAND回路6出力信号S
となる。従って、ラッチ回路7からは同図に示すラッチ
回路7出力信号tが得られ、ラッチ回路8からは同図に
示すように全て0”のラッチ回路8出力信号Uが得られ
る。
て1−FF1B出力信号jが遅れている場合、X0R5
の出力は同図に示すX0R5出力信号rとなり、AND
回路6の出力信号は同図に示すAND回路6出力信号S
となる。従って、ラッチ回路7からは同図に示すラッチ
回路7出力信号tが得られ、ラッチ回路8からは同図に
示すように全て0”のラッチ回路8出力信号Uが得られ
る。
以上のように、再生クロック信号kに対してT−FF
18出力信号jが進んでいる場合には、ランチ回路8の
出力にラッチ回路8出力信号0が発生し、再生クロック
信号kに対してT−FF1B出力信号jが遅れている場
合には、ラッチ回路7の出力にラッチ回路7出力信号り
が発生する。これら、ラッチ回路7・8の出力信号t−
oは、それぞれ、リセット回14におけるスイッチ22
・23の制御入力端子22d・23dへ入力され、これ
によって以下のように、スイッチ22・23の切り換え
、即ちT−FF14〜17のリセットタイミングの制御
か行われる。
18出力信号jが進んでいる場合には、ランチ回路8の
出力にラッチ回路8出力信号0が発生し、再生クロック
信号kに対してT−FF1B出力信号jが遅れている場
合には、ラッチ回路7の出力にラッチ回路7出力信号り
が発生する。これら、ラッチ回路7・8の出力信号t−
oは、それぞれ、リセット回14におけるスイッチ22
・23の制御入力端子22d・23dへ入力され、これ
によって以下のように、スイッチ22・23の切り換え
、即ちT−FF14〜17のリセットタイミングの制御
か行われる。
先ず、第5図に示す再生クロック信号k”に対してT−
FF1Bの出力の位相が進んでいる場合には、スイッチ
23の制御入力端子23dへ入力されるラッチ回路8出
力信号0によって出力端子23cが入力端子23b側へ
切り換えられる。これにより、T−FF17の出力信号
がリセット信号としてT−FF14〜17へ入力される
。TFF17は、同図に示すT−FF16出力信号i“
を1/2分周しており、T−FF17の出力信月が“°
O”の状態から+11 IIの状態になるとリセットが
かかり、同図に示すT−FF17出力信出力歪出力する
。また、’1FF16から得られるTFFI6出力信号
i°はT−FF18によって1/2分周されて出力され
るが、T−FF1Bは上記のT−FF17出力信号■に
よってリセットされるため、T−FF18からは、再生
クロック信号k“と位相の合ったT−FF18出力信号
j゛が得られる。
FF1Bの出力の位相が進んでいる場合には、スイッチ
23の制御入力端子23dへ入力されるラッチ回路8出
力信号0によって出力端子23cが入力端子23b側へ
切り換えられる。これにより、T−FF17の出力信号
がリセット信号としてT−FF14〜17へ入力される
。TFF17は、同図に示すT−FF16出力信号i“
を1/2分周しており、T−FF17の出力信月が“°
O”の状態から+11 IIの状態になるとリセットが
かかり、同図に示すT−FF17出力信出力歪出力する
。また、’1FF16から得られるTFFI6出力信号
i°はT−FF18によって1/2分周されて出力され
るが、T−FF1Bは上記のT−FF17出力信号■に
よってリセットされるため、T−FF18からは、再生
クロック信号k“と位相の合ったT−FF18出力信号
j゛が得られる。
上記の動作において、T−FF18出力信号j′は、先
ず、発振回路l出力信号aを1/14分周したものとな
り、T−FF18がリセットされた後、l/16分周さ
れて位相を発振回路1出力信号aの1周期分合わせたも
のとなり、次のリセットまでは再び1/14分周したも
のとなり、その後のリセットで1/16分周したものと
なって再往クロック信号に′と位相が一致するものとな
っている。この場合、T−FF1B出力信号j゛のデユ
ーティが50%からずれているが、復調回路46および
メモリ47は立ち上がりエツジで動作するものであるた
め、上記の状態でも問題なく利用できる。尚、50%の
デユーティが必要な場合は、発振回路1の周波数を2倍
にして、T−FF18の後段にもう1段、T−FFを加
えればよい。
ず、発振回路l出力信号aを1/14分周したものとな
り、T−FF18がリセットされた後、l/16分周さ
れて位相を発振回路1出力信号aの1周期分合わせたも
のとなり、次のリセットまでは再び1/14分周したも
のとなり、その後のリセットで1/16分周したものと
なって再往クロック信号に′と位相が一致するものとな
っている。この場合、T−FF1B出力信号j゛のデユ
ーティが50%からずれているが、復調回路46および
メモリ47は立ち上がりエツジで動作するものであるた
め、上記の状態でも問題なく利用できる。尚、50%の
デユーティが必要な場合は、発振回路1の周波数を2倍
にして、T−FF18の後段にもう1段、T−FFを加
えればよい。
一方、第6図に示す再生クロック信号k”に対してT−
FFIBの出力の位相が遅れている場合には、スイッチ
22の制御入力端子22dへ入力されるラッチ回路7出
力信号tによって出力端子22cが入力端子22b側へ
切り換えられる。AND回路20にはT−FFI5・1
6の出力である同図に示すT−FF15出力信号h”お
よびT−FF16出力信号i”が入力され、AND回路
20はこれら出力信号h”・i”が共に“1”のとき“
1”となり、この“1”の信号によってT−FF14〜
17がリセットされる。これにより、T−FF18から
は再生クロック信号k”と位相の合ったT−FF18出
力信号j”が得られる。同図において、このT−FF1
8出力信号j”は先ず1/14分周したものとなり、そ
の後、2度、1/12分周したものとなって位相が合わ
されている。
FFIBの出力の位相が遅れている場合には、スイッチ
22の制御入力端子22dへ入力されるラッチ回路7出
力信号tによって出力端子22cが入力端子22b側へ
切り換えられる。AND回路20にはT−FFI5・1
6の出力である同図に示すT−FF15出力信号h”お
よびT−FF16出力信号i”が入力され、AND回路
20はこれら出力信号h”・i”が共に“1”のとき“
1”となり、この“1”の信号によってT−FF14〜
17がリセットされる。これにより、T−FF18から
は再生クロック信号k”と位相の合ったT−FF18出
力信号j”が得られる。同図において、このT−FF1
8出力信号j”は先ず1/14分周したものとなり、そ
の後、2度、1/12分周したものとなって位相が合わ
されている。
本発明のディジタル仏号再生装置のクロック発生装置は
、以上のように、再生クロック信号と発振クロック信号
との位相差を検出する位相差検出手段と、発振クロック
信号の周波数を変化させる周波数変更手段と、位相差検
出手段にて検出された位相差に基づいて、再生クロック
信号と発振クロック信号とが同位相となるように、周波
数変更手段を制御する周波数変更制御手段とを偵えてい
る構成である。
、以上のように、再生クロック信号と発振クロック信号
との位相差を検出する位相差検出手段と、発振クロック
信号の周波数を変化させる周波数変更手段と、位相差検
出手段にて検出された位相差に基づいて、再生クロック
信号と発振クロック信号とが同位相となるように、周波
数変更手段を制御する周波数変更制御手段とを偵えてい
る構成である。
これにより、再生クロック信号と発振りl〕ラック号と
の位相を一致させることができ、両クロック信号に位相
差が存在することに起因するジッタの発生を防止するこ
とができるという効果を奏する。
の位相を一致させることができ、両クロック信号に位相
差が存在することに起因するジッタの発生を防止するこ
とができるという効果を奏する。
第1図ないし第6図は本発明の一実施例を示すものであ
る。 第1図はクロック発生装置を備えたディジタル信号再生
装置の構成を示すブし7ソク図である。 第2図は第1図に示した分周回路2・3、リセット回路
4およびう・ノチ回路7・8の構成を示す回路図である
。 第3図は第2図に示した発振回路1および′I゛F F
1. O〜13の出力信号の波形図である。 第4図は第2図に示した発振回路1、T−FF14・1
5・16・18、X0R5、AND回路6、ラッチ回路
7・8の出力信号および再生クロツタ信号にの波形図で
ある。 第5図は再生クロック信号に゛に対してT−FF1Bの
出力の位相が進んでいる場合において、T−FF18出
力信号j゛の位相が再生クロック信号に゛の位相と一致
する状態を示すものであって、第2図に示し7たT 、
、、、−F F 16−1.7 ・18、X0R5、A
ND回路6、ラッチ回路7・8の出力信号および再生ク
ロック信号にの波形図である。 第6図は再生クロック信号に°゛に対して1゛〜FF1
8の出力の位相が遅れている場合において、T−FF1
B出力信号j”の位相が再生クロック信号k”の位相と
一致する状態を示すものであって、第2図に示したT−
FF15・16・18およびラッチ回路7の出力信号と
再生クロック信号にとの波形図である。 第7図および第8図は従来例を示すものである。 第7図はディジタル信号再生装置の構成を示すブロック
図である。 第8図は第7図に示した分周回路53の出力信号とクロ
ック発振回路54の出力信号とを示す波形図である。 1は発振回路、2は分周回路(周波数変更手段)、3・
9は分周回路、4はリセット回路(周波数変更制御手段
)、5はXOR(位相差検出手段)、6はAND回路(
位相差検出手段)、7・8はラッチ回路(周波数変更制
御手段)、32は遅延回路(周波数変更制御手段)であ
る。
る。 第1図はクロック発生装置を備えたディジタル信号再生
装置の構成を示すブし7ソク図である。 第2図は第1図に示した分周回路2・3、リセット回路
4およびう・ノチ回路7・8の構成を示す回路図である
。 第3図は第2図に示した発振回路1および′I゛F F
1. O〜13の出力信号の波形図である。 第4図は第2図に示した発振回路1、T−FF14・1
5・16・18、X0R5、AND回路6、ラッチ回路
7・8の出力信号および再生クロツタ信号にの波形図で
ある。 第5図は再生クロック信号に゛に対してT−FF1Bの
出力の位相が進んでいる場合において、T−FF18出
力信号j゛の位相が再生クロック信号に゛の位相と一致
する状態を示すものであって、第2図に示し7たT 、
、、、−F F 16−1.7 ・18、X0R5、A
ND回路6、ラッチ回路7・8の出力信号および再生ク
ロック信号にの波形図である。 第6図は再生クロック信号に°゛に対して1゛〜FF1
8の出力の位相が遅れている場合において、T−FF1
B出力信号j”の位相が再生クロック信号k”の位相と
一致する状態を示すものであって、第2図に示したT−
FF15・16・18およびラッチ回路7の出力信号と
再生クロック信号にとの波形図である。 第7図および第8図は従来例を示すものである。 第7図はディジタル信号再生装置の構成を示すブロック
図である。 第8図は第7図に示した分周回路53の出力信号とクロ
ック発振回路54の出力信号とを示す波形図である。 1は発振回路、2は分周回路(周波数変更手段)、3・
9は分周回路、4はリセット回路(周波数変更制御手段
)、5はXOR(位相差検出手段)、6はAND回路(
位相差検出手段)、7・8はラッチ回路(周波数変更制
御手段)、32は遅延回路(周波数変更制御手段)であ
る。
Claims (1)
- 【特許請求の範囲】 1、記録媒体に記録されている信号から取り出された再
生クロック信号と対応するクロック信号をクロック信号
発振手段にて発振し、この発振クロック信号を上記の再
生クロック信号と同位相で供給するディジタル信号再生
装置のクロック発生装置において、 上記の再生クロック信号と発振クロック信号との位相差
を検出する位相差検出手段と、 発振クロック信号の周波数を変化させる周波数変更手段
と、 位相差検出手段にて検出された位相差に基づいて、再生
クロック信号と発振クロック信号とが同位相となるよう
に、周波数変更手段を制御する周波数変更制御手段とを
備えていることを特徴とするディジタル信号再生装置の
クロック発生装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16209590A JPH0453070A (ja) | 1990-06-20 | 1990-06-20 | ディジタル信号再生装置のクロック発生装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16209590A JPH0453070A (ja) | 1990-06-20 | 1990-06-20 | ディジタル信号再生装置のクロック発生装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0453070A true JPH0453070A (ja) | 1992-02-20 |
Family
ID=15747979
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16209590A Pending JPH0453070A (ja) | 1990-06-20 | 1990-06-20 | ディジタル信号再生装置のクロック発生装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0453070A (ja) |
-
1990
- 1990-06-20 JP JP16209590A patent/JPH0453070A/ja active Pending
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