JPH04518A - 電源制御装置 - Google Patents
電源制御装置Info
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- JPH04518A JPH04518A JP2100894A JP10089490A JPH04518A JP H04518 A JPH04518 A JP H04518A JP 2100894 A JP2100894 A JP 2100894A JP 10089490 A JP10089490 A JP 10089490A JP H04518 A JPH04518 A JP H04518A
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- 230000001934 delay Effects 0.000 claims description 2
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- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータに電源電流を供給する電
源制御装置の改良に関する。
源制御装置の改良に関する。
従来、この種の電源制御装置として第8図に示すような
ものがあった。この第8図は従来装置の要部構成図を示
す。
ものがあった。この第8図は従来装置の要部構成図を示
す。
同図において従来の電源制御装置は、はぼ一定値の電流
制御信号S3をベース電流として入力されるトランジス
タ(Tr)を有する電源供給回路50で構成され、上記
トランジスタ(”r1)のコレクターエミッタ間に流れ
るカーバッテリ (図示を省略)からの電流を所定値に
制御してCPUIに供給する構成である。
制御信号S3をベース電流として入力されるトランジス
タ(Tr)を有する電源供給回路50で構成され、上記
トランジスタ(”r1)のコレクターエミッタ間に流れ
るカーバッテリ (図示を省略)からの電流を所定値に
制御してCPUIに供給する構成である。
次に、上記構成に基づく電源制御装置の動作について説
明する。常時はぼ一定値の“H”レベルの電流制御信号
S3が電源供給回路50に人力される。この電流制御信
号S3は信号中のノイズ又は信号レベル変動をツェナダ
イオードD5又は平滑コンデンサC5により一定値とさ
れた後にトランジスタTr5にベース電流として供給さ
れる。このトランジスタT、5は一定電流値の電流制御
信号S3に基づいてバッテリの電源電流を所定値に制御
してCPUI側に供給する。このように所定値に調整さ
れた定電圧の電源電流に基づいてCPU1は安定した動
作を行なうことができることとなる。
明する。常時はぼ一定値の“H”レベルの電流制御信号
S3が電源供給回路50に人力される。この電流制御信
号S3は信号中のノイズ又は信号レベル変動をツェナダ
イオードD5又は平滑コンデンサC5により一定値とさ
れた後にトランジスタTr5にベース電流として供給さ
れる。このトランジスタT、5は一定電流値の電流制御
信号S3に基づいてバッテリの電源電流を所定値に制御
してCPUI側に供給する。このように所定値に調整さ
れた定電圧の電源電流に基づいてCPU1は安定した動
作を行なうことができることとなる。
従来の電源制御装置は以上のように構成されていたこと
から、CPUIの動作の有無に拘わらず一定電流値の電
流制御信号S3を常に電流調整回路50のトランジスタ
”+5に供給しなければならず、電源電流制御のための
消費電流が増加するという課題を有していた。
から、CPUIの動作の有無に拘わらず一定電流値の電
流制御信号S3を常に電流調整回路50のトランジスタ
”+5に供給しなければならず、電源電流制御のための
消費電流が増加するという課題を有していた。
また、CPUIが動作していない場合に電源電流の供給
を遮断する方法も考えられるが、CPU1及び周辺装置
に含まれるRAM等に常時電流供給を必要とする部分が
あるため、データ破壊、処理エラー等が生じるという課
題を有していた。
を遮断する方法も考えられるが、CPU1及び周辺装置
に含まれるRAM等に常時電流供給を必要とする部分が
あるため、データ破壊、処理エラー等が生じるという課
題を有していた。
本発明は、上記課題を解決するためになされたものでマ
イクロコンピュータの電源供給制御のための制御電流の
消費を極力制御することができる電源制御装置を提供す
ることを目的とする。
イクロコンピュータの電源供給制御のための制御電流の
消費を極力制御することができる電源制御装置を提供す
ることを目的とする。
第1図は第1の発明の原理説明図を示す。
同図において第1の発明に係る電源制御装置は、マイク
ロコンピュータ1への電源の供給を制御するトランジス
タ”+4を有する電源制御装置において、上記マイクロ
コンピュータ1から出力される当該マイクロコンピュー
タ1の動作・非動作を示す動作状態信号S2に基づいて
、上記トランジスタTt4の制御端子に入力する制御信
号の信号値を調整する制御信号調整回路4を備え、上記
調整後の制御信号で駆動する上記トランジスタTT4を
介して電源を上記マイクロコンピュータ1に供給するも
のである。
ロコンピュータ1への電源の供給を制御するトランジス
タ”+4を有する電源制御装置において、上記マイクロ
コンピュータ1から出力される当該マイクロコンピュー
タ1の動作・非動作を示す動作状態信号S2に基づいて
、上記トランジスタTt4の制御端子に入力する制御信
号の信号値を調整する制御信号調整回路4を備え、上記
調整後の制御信号で駆動する上記トランジスタTT4を
介して電源を上記マイクロコンピュータ1に供給するも
のである。
第2図は第2の発明の原理説明図を示す。
同図において第2の本発明に係る電源制御装置は、シス
テムを制御するマイクロコンピュータ1への電源の供給
を制御するトランジスタTt4を有する電源制御装置に
おいて、上記システムを動作させるために外部から入力
される起動指令信号S1に基づいてシステム動作信号を
出力する動作信号生成回路2と、上記起動指令信号S1
の入力後にマイクロコンピュータ1から出力される当該
マイクロコンピュータ1の動作・非動作を示す動作状態
信号S2及び上記システム動作信号に基づいて、上記マ
イクロコンピュータ1の動作時に大電流値の大電流制御
信号S31を上記トランジスタT+4の制御端子に出力
し、非動作時に小電流値の小電流制御信号S を上記ト
ランジスタT+4の制外端子に出力する制御信号調整回
路4とを備え、上記調整後の大電流又は小電流の各制御
信号S31、S で駆動する上記トランジスタT+4を
介して電源を上記マイクロコンピュータ1に供給するも
のである。
テムを制御するマイクロコンピュータ1への電源の供給
を制御するトランジスタTt4を有する電源制御装置に
おいて、上記システムを動作させるために外部から入力
される起動指令信号S1に基づいてシステム動作信号を
出力する動作信号生成回路2と、上記起動指令信号S1
の入力後にマイクロコンピュータ1から出力される当該
マイクロコンピュータ1の動作・非動作を示す動作状態
信号S2及び上記システム動作信号に基づいて、上記マ
イクロコンピュータ1の動作時に大電流値の大電流制御
信号S31を上記トランジスタT+4の制御端子に出力
し、非動作時に小電流値の小電流制御信号S を上記ト
ランジスタT+4の制外端子に出力する制御信号調整回
路4とを備え、上記調整後の大電流又は小電流の各制御
信号S31、S で駆動する上記トランジスタT+4を
介して電源を上記マイクロコンピュータ1に供給するも
のである。
第1の発明においては、マイクロコンピュータ1から出
力されるバックアップ制御信号S2に基づいて大電流又
は小電流の各制御信号S 5Sを制御信号調整回路4か
ら出力し、マイクロコンピュータ1の動作時又は非動作
時に各制御信号S31、S32に基づいてトランジスタ
T+4に流れる電源からの電流を制御することにより、
マイクロコンピュータ1の動作・非動作の各モードに応
じた制御電流をトランジスタT+4に入力できることと
なり、制御電流の消費を極力抑制する。
力されるバックアップ制御信号S2に基づいて大電流又
は小電流の各制御信号S 5Sを制御信号調整回路4か
ら出力し、マイクロコンピュータ1の動作時又は非動作
時に各制御信号S31、S32に基づいてトランジスタ
T+4に流れる電源からの電流を制御することにより、
マイクロコンピュータ1の動作・非動作の各モードに応
じた制御電流をトランジスタT+4に入力できることと
なり、制御電流の消費を極力抑制する。
第2の発明においては、外部から入力される起動指令信
号S1に基づいて動作信号生成回路2でシステムを動作
させるためのシステム動作信号を生成し、上記システム
動作信号及びマイクロコンピュータ1から出力される動
作状態信号S2に基づいて大電流又は小電流の各制御信
号S SSを制御信号調整回路4から出力し、マイクロ
コンピュータ1の動作時又は非動作時に大電流・小電流
の各制御信号S 1S に基づいてトランジスりT+4
に流れる電源からの電流を制御することにより、マイク
ロコンピュータ1の動作・非動作の各モードに応じた制
御電流をトランジスタT+4に入力できることとなり、
データ破壊、処理エラー等のエラーを生じさせることな
く制御電流の消費を極力抑制する。
号S1に基づいて動作信号生成回路2でシステムを動作
させるためのシステム動作信号を生成し、上記システム
動作信号及びマイクロコンピュータ1から出力される動
作状態信号S2に基づいて大電流又は小電流の各制御信
号S SSを制御信号調整回路4から出力し、マイクロ
コンピュータ1の動作時又は非動作時に大電流・小電流
の各制御信号S 1S に基づいてトランジスりT+4
に流れる電源からの電流を制御することにより、マイク
ロコンピュータ1の動作・非動作の各モードに応じた制
御電流をトランジスタT+4に入力できることとなり、
データ破壊、処理エラー等のエラーを生じさせることな
く制御電流の消費を極力抑制する。
(1)第1の発明の一実施例
第1の発明の一実施例を第3図及びび第4図に基づいて
説明する。この第3図は本実施例装置の要部回路構成図
、第4図は第3図記載装置の動作タイミングチャートを
示す。
説明する。この第3図は本実施例装置の要部回路構成図
、第4図は第3図記載装置の動作タイミングチャートを
示す。
上記各図において本実施例に係る電源制御装置は、CP
UIから出力されるCPUIの動作・非動作の各モード
を示すバックアップコントロール信号S2に基づいて電
源からの電流を分流し、CPUIの動作モード時に大電
流値の大電流制御信号S31を出力し、非動作モード時
に小電流値の小電流制御信号S32を出力する制御信号
調整回路4と、上記大電流・小電流の各制御信号S31
、S を制御端子に入力されるトランジスタTr4を有
し、このトランジスタTr4に流れる電源(図示を省略
する)からの電流を上記CPUIに出力する電源供給回
路5とを備える構成である。
UIから出力されるCPUIの動作・非動作の各モード
を示すバックアップコントロール信号S2に基づいて電
源からの電流を分流し、CPUIの動作モード時に大電
流値の大電流制御信号S31を出力し、非動作モード時
に小電流値の小電流制御信号S32を出力する制御信号
調整回路4と、上記大電流・小電流の各制御信号S31
、S を制御端子に入力されるトランジスタTr4を有
し、このトランジスタTr4に流れる電源(図示を省略
する)からの電流を上記CPUIに出力する電源供給回
路5とを備える構成である。
次に、上記構成に基づく本実施例装置の動作について説
明する。まず、CPUIの動作モード時に“H″レベル
信号、また非動作モード時にL”レベルの信号となるバ
ックアップコントロール信号S2がCPUIから制御信
号調整回路4に出力される。
明する。まず、CPUIの動作モード時に“H″レベル
信号、また非動作モード時にL”レベルの信号となるバ
ックアップコントロール信号S2がCPUIから制御信
号調整回路4に出力される。
上記CPUIが非動作モードの場合には、上記′L″レ
ベルのバックアップコントロール信号S が制御信号調
整回路4のトランジスタT+3にベース電流として入力
されてカットオフ状態を維持する。このカットオフ状態
のトランジスタT+3により、電源からの電流は大きな
抵抗値を有する抵抗Rで大きく減衰されて電流I、(約
2〜3[mA] )となり、小電流制御信号S32とし
て出力される。この小電流制御信号S32がツェナダイ
オードD 及び平滑コンデンサC5で上下の変動を抑制
されてトランジスタT+4にベース電流として入力され
る。このトランジスタT、4のコレクタエミッタ間には
CPUIの非動作モード時に最小限必要な電流が流れ、
CPU1側に定電圧(約5V)の電力を供給する。この
最小限必要な電流によりRAMのデータ保持等の動作が
確保されることとなる。
ベルのバックアップコントロール信号S が制御信号調
整回路4のトランジスタT+3にベース電流として入力
されてカットオフ状態を維持する。このカットオフ状態
のトランジスタT+3により、電源からの電流は大きな
抵抗値を有する抵抗Rで大きく減衰されて電流I、(約
2〜3[mA] )となり、小電流制御信号S32とし
て出力される。この小電流制御信号S32がツェナダイ
オードD 及び平滑コンデンサC5で上下の変動を抑制
されてトランジスタT+4にベース電流として入力され
る。このトランジスタT、4のコレクタエミッタ間には
CPUIの非動作モード時に最小限必要な電流が流れ、
CPU1側に定電圧(約5V)の電力を供給する。この
最小限必要な電流によりRAMのデータ保持等の動作が
確保されることとなる。
また、上記CPUIが動作モードの場合には、上記“H
”レベルのバックアップコントロール信号S2が出力さ
れ、制御信号調整回路4のトランジスタT、3がターン
オン状態となり、電源からの電流はトランジスタT+3
のコレクタ・エミッタ及び抵抗R42を介して電流弓が
分流されることとなる。この分流された電流IAが上記
大抵抗値の抵抗Rを介して流れる電流IBと合流し電流
値(I +I8=約8=0[mA])の大電流制御人 信号S32として出力される。この大電流制御信号S3
2がツェナダイオードD5及び平滑コンデンサC5で上
下の変動を抑制されてトランジスタT、4にベース電流
として入力され、CPUIの動作時に必要な最大限の電
流をトランジスタT+4のコレクターエミッタ間に流し
、CPUI側に定電圧(約5V)の電力を供給する。
”レベルのバックアップコントロール信号S2が出力さ
れ、制御信号調整回路4のトランジスタT、3がターン
オン状態となり、電源からの電流はトランジスタT+3
のコレクタ・エミッタ及び抵抗R42を介して電流弓が
分流されることとなる。この分流された電流IAが上記
大抵抗値の抵抗Rを介して流れる電流IBと合流し電流
値(I +I8=約8=0[mA])の大電流制御人 信号S32として出力される。この大電流制御信号S3
2がツェナダイオードD5及び平滑コンデンサC5で上
下の変動を抑制されてトランジスタT、4にベース電流
として入力され、CPUIの動作時に必要な最大限の電
流をトランジスタT+4のコレクターエミッタ間に流し
、CPUI側に定電圧(約5V)の電力を供給する。
さらに、上記CPUIが非動作モードに戻った場合には
、バックアップコントロール信号S2が“L″レベルな
り、トランジスタT、3もカットオフ状態となり、トラ
ンジスタT+4のベース電流が小電流制御信号S31と
なる。
、バックアップコントロール信号S2が“L″レベルな
り、トランジスタT、3もカットオフ状態となり、トラ
ンジスタT+4のベース電流が小電流制御信号S31と
なる。
なお、上記実施例における制御信号調整回路4及び電源
供給回路5のトランジスタをバイポーラトランジスタで
構成したが、上記各トランジスタをFETトランジスタ
で構成することもできる。
供給回路5のトランジスタをバイポーラトランジスタで
構成したが、上記各トランジスタをFETトランジスタ
で構成することもできる。
この場合には、上記トランジスタを制御する大電流及び
小電流の制御信号は、電圧値の異なる高電圧・低電圧の
制御信号となる。
小電流の制御信号は、電圧値の異なる高電圧・低電圧の
制御信号となる。
(2)第2の発明の一実施例
第2の発明の一実施例を第5図ないし第7図に基づいて
説明する。この第5図は本実施例装置を車載用CPUに
用いた場合の全体構成図、第6図は本実施例装置の要部
回路構成図、第7図は第6図記載実施例装置の動作タイ
ミングチャートを示す。
説明する。この第5図は本実施例装置を車載用CPUに
用いた場合の全体構成図、第6図は本実施例装置の要部
回路構成図、第7図は第6図記載実施例装置の動作タイ
ミングチャートを示す。
上記各図において本実施例にかかる電源制御装置は、イ
グニッションスイッチ10を操作してACCからONま
での間にH”レベルの信号として出力されるACC状態
信号S1に基づいてターンオン状態となるトランジスタ
T+lを有する動作信号生成回路2と、上記″H”レベ
ルのACC状態信号S1が入力された後に、CPUIの
動作モード時に“H”レベルの信号としてCPUIから
出力されるバックアップコントロール信号S2を遅延さ
せ、該遅延した信号に基づいてターンオン状態となるト
ランジスタT+2を有する遅延回路3と、上記各トラン
ジスタTT の駆動状態+I’ 12 に基づき電源の電流を分流制御して大電流・小電流の各
制御信号S SS を出力する制御信号調整回路4と、
該大電流・小電流の各制御信号S31、S を制御端子
に入力されるトランジスタt+4を有し、このトランジ
スタT+4に流れるカーバッテリ11からの電流を制御
してCPUI側に供給する電源供給回路5とを備える構
成である。
グニッションスイッチ10を操作してACCからONま
での間にH”レベルの信号として出力されるACC状態
信号S1に基づいてターンオン状態となるトランジスタ
T+lを有する動作信号生成回路2と、上記″H”レベ
ルのACC状態信号S1が入力された後に、CPUIの
動作モード時に“H”レベルの信号としてCPUIから
出力されるバックアップコントロール信号S2を遅延さ
せ、該遅延した信号に基づいてターンオン状態となるト
ランジスタT+2を有する遅延回路3と、上記各トラン
ジスタTT の駆動状態+I’ 12 に基づき電源の電流を分流制御して大電流・小電流の各
制御信号S SS を出力する制御信号調整回路4と、
該大電流・小電流の各制御信号S31、S を制御端子
に入力されるトランジスタt+4を有し、このトランジ
スタT+4に流れるカーバッテリ11からの電流を制御
してCPUI側に供給する電源供給回路5とを備える構
成である。
次に、上記構成に基づく本実施例装置の動作について説
明する。
明する。
車両の操作者がイグニッションスイッチ10を操作する
前のOFF状態の場合には、ACC状態信号S1は“L
”レベルとしてCPUI及び動作信号生成回路2に出力
される。上記動作信号生成回路2のトランジスタTrl
及び遅延回路3のトランジスタTr2が共にカットオフ
状態であることから、制御信号調整回路4のトランジス
タT、3はカットオフ状態を維持し、電源からの電流I
Bを抵抗R4Iを介して小電流制御信号S31として出
力する。
前のOFF状態の場合には、ACC状態信号S1は“L
”レベルとしてCPUI及び動作信号生成回路2に出力
される。上記動作信号生成回路2のトランジスタTrl
及び遅延回路3のトランジスタTr2が共にカットオフ
状態であることから、制御信号調整回路4のトランジス
タT、3はカットオフ状態を維持し、電源からの電流I
Bを抵抗R4Iを介して小電流制御信号S31として出
力する。
この小電流制御信号S31か電源供給回路5のベース端
子に入力され、小電流制御信号S31の電流値IB (
=2〜3 [mA] )によって制御される電流をトラ
ンジスタT、のコレクターエミッタ間に流してCPUI
側に定電圧(5V)の電力を供給する。
子に入力され、小電流制御信号S31の電流値IB (
=2〜3 [mA] )によって制御される電流をトラ
ンジスタT、のコレクターエミッタ間に流してCPUI
側に定電圧(5V)の電力を供給する。
また、上記操作者のイグニッションスイッチ10を操作
してACCからONまでの間の状態の場合には、ACC
状態信号S2が“H”レベルとしてCPUI及び動作信
号生成回路2に出力される(時刻1.)。上記CPUI
は、CPUIが動作モードであることを示す“H”レベ
ルのバックアップコントロール信号S2を遅延回路3へ
出力する(時刻t2)。また、上記動作信号生成回路2
は、“H”レベルのACC状態信号S2の立上り時(時
刻1.)と同時にトランジスタT+1をターンオン状態
とする。
してACCからONまでの間の状態の場合には、ACC
状態信号S2が“H”レベルとしてCPUI及び動作信
号生成回路2に出力される(時刻1.)。上記CPUI
は、CPUIが動作モードであることを示す“H”レベ
ルのバックアップコントロール信号S2を遅延回路3へ
出力する(時刻t2)。また、上記動作信号生成回路2
は、“H”レベルのACC状態信号S2の立上り時(時
刻1.)と同時にトランジスタT+1をターンオン状態
とする。
上記トランジスタT+1のターンオン時(時刻11)と
同時に制御信号調整回路4のトランジスタT+3がター
ンオン状態となり、電源からの電流を抵抗Rに流れる電
流IBとトランジスタT+3に分流する電流■9とを流
すこととなる。上記各電流1 、I により大きな
電流値(IA+■8B ;約100[mA])の大電流制御信号S32となり、
電源供給回路5のベース端子へ入力される。上記電源供
給回路5のトランジスタ14は大電流制御信号S の電
流値I + IB (=10032
A [mA] )によって制御される大電流をコレクターエ
ミッタ間に流してCPU側へ定電圧の電力の供給を開始
する。
同時に制御信号調整回路4のトランジスタT+3がター
ンオン状態となり、電源からの電流を抵抗Rに流れる電
流IBとトランジスタT+3に分流する電流■9とを流
すこととなる。上記各電流1 、I により大きな
電流値(IA+■8B ;約100[mA])の大電流制御信号S32となり、
電源供給回路5のベース端子へ入力される。上記電源供
給回路5のトランジスタ14は大電流制御信号S の電
流値I + IB (=10032
A [mA] )によって制御される大電流をコレクターエ
ミッタ間に流してCPU側へ定電圧の電力の供給を開始
する。
また、上記バックツブコントロール信号S2の立上り時
(時刻t2)と同時に遅延回路3のトランジスタt+2
がターンオン状態となる。このトランジスタTr2のタ
ーンオン状態は、バックアップコントロール信号S2が
“H″レベル状態ある場合及びバックアップコントロー
ル信号S2が“プレベル状態(時刻t4)となった後、
遅延回路3の抵抗R及びコンデンサC2の時定数により
定まる遅延時間T(時刻t5までの間)まで維持される
。
(時刻t2)と同時に遅延回路3のトランジスタt+2
がターンオン状態となる。このトランジスタTr2のタ
ーンオン状態は、バックアップコントロール信号S2が
“H″レベル状態ある場合及びバックアップコントロー
ル信号S2が“プレベル状態(時刻t4)となった後、
遅延回路3の抵抗R及びコンデンサC2の時定数により
定まる遅延時間T(時刻t5までの間)まで維持される
。
即ち、上記トランジスタT、2のターンオン状態をバッ
クアップコントロール信号S2の立下り時刻t4以降も
維持するのは、CPUIが現在実行している処理ステッ
プ以降の処理ステップを実行し、実行中のルーチンを確
実に完了させるためである。従って、上記遅延時間Tは
CPUIが動作する最大のルーチンを実行するのに必要
な時間に基づいて定められている。
クアップコントロール信号S2の立下り時刻t4以降も
維持するのは、CPUIが現在実行している処理ステッ
プ以降の処理ステップを実行し、実行中のルーチンを確
実に完了させるためである。従って、上記遅延時間Tは
CPUIが動作する最大のルーチンを実行するのに必要
な時間に基づいて定められている。
さらに、上記トランジスタTr2がターンオン状態を維
持している場合には、上記ACC状態信号S1及びバッ
クアップコントロール信号S2が共に“L”レベルとな
った後においても、制御信号調整回路4のトランジスタ
Tr3をターンオン状態に維持する。このトランジスタ
”+3がターンオン状態を維持して、大電流制御信号S
3□を電源供給回路5のトランジスタTt4に入力し続
けることにより、大電流制御信号S3□で制御される大
電流をCPUIに供給できることとなる。
持している場合には、上記ACC状態信号S1及びバッ
クアップコントロール信号S2が共に“L”レベルとな
った後においても、制御信号調整回路4のトランジスタ
Tr3をターンオン状態に維持する。このトランジスタ
”+3がターンオン状態を維持して、大電流制御信号S
3□を電源供給回路5のトランジスタTt4に入力し続
けることにより、大電流制御信号S3□で制御される大
電流をCPUIに供給できることとなる。
このCPUIは、上記ACC状態信号Sl及びバックア
ップコントロール信号S2か“L”レベルとなった後に
おいても大電流が供給されることカラ、RAM、ROM
等のデータの格納処理、周辺ポートの整備等の基準スタ
ンバイ処理を実行すると共に、実行中のルーチンの途中
の処理ステップであっても実行中のルーチンを最終まで
実行するスタンバイ処理を確実に完了できることとなる
。
ップコントロール信号S2か“L”レベルとなった後に
おいても大電流が供給されることカラ、RAM、ROM
等のデータの格納処理、周辺ポートの整備等の基準スタ
ンバイ処理を実行すると共に、実行中のルーチンの途中
の処理ステップであっても実行中のルーチンを最終まで
実行するスタンバイ処理を確実に完了できることとなる
。
なお、上記第2の発明の一実施例を車載用のCPUにつ
いて説明したが車載以外のCPU等についても適用する
ことができる。
いて説明したが車載以外のCPU等についても適用する
ことができる。
また、上記実施例に係る遅延回路3において抵抗31及
びコンデンサC2で所定時間遅延させる構成としたが、
この抵抗31及びコンデンサC2を設けることなくこの
遅延の所定時間に相当する時間だけ長いバックアップコ
ントロール信号S2をCPUから出力する構成とするこ
ともできる。
びコンデンサC2で所定時間遅延させる構成としたが、
この抵抗31及びコンデンサC2を設けることなくこの
遅延の所定時間に相当する時間だけ長いバックアップコ
ントロール信号S2をCPUから出力する構成とするこ
ともできる。
以上説明したように第1の発明においては、マイクロコ
ンピュータから出力されるバックアップ制御信号に基つ
いて大電流又は小電流の各制御信号を制御信号調整回路
から出力し、マイクロコンピュータの動作時又は非動作
時に各制御信号に基ついてトランジスタに流れる電源か
らの電流を制御することにより、マイクロコンピュータ
の動作・非動作の各モードに応じた制御電流をトランジ
スタに入力できることとなり、制御電流の消費を極力抑
制することができるという効果を有する。
ンピュータから出力されるバックアップ制御信号に基つ
いて大電流又は小電流の各制御信号を制御信号調整回路
から出力し、マイクロコンピュータの動作時又は非動作
時に各制御信号に基ついてトランジスタに流れる電源か
らの電流を制御することにより、マイクロコンピュータ
の動作・非動作の各モードに応じた制御電流をトランジ
スタに入力できることとなり、制御電流の消費を極力抑
制することができるという効果を有する。
また、第2の発明においては、外部から入力される起動
指令信号に基づいて動作信号生成回路でシステムを動作
させるためのシステム動作信号を生成し、上記システム
動作信号及びマイクロコンピュータ1から出力される動
作状態信号に基づいて大電流又は小電流の各制御信号を
制御信号調整回路から出力し、マイクロコンピュータの
動作時又は非動作時に大電流・小電流の各制御信号に基
づいてトランジスタに流れる電源からの電流を制御する
ことにより、マイクロコンピュータの動作・非動作の各
モードに応じた制御電流をトランジスタに入力できるこ
ととなり、データ破壊、処理エラー等のエラーを生じさ
せることなく制御電流の消費を極力抑制する効果を有す
る。
指令信号に基づいて動作信号生成回路でシステムを動作
させるためのシステム動作信号を生成し、上記システム
動作信号及びマイクロコンピュータ1から出力される動
作状態信号に基づいて大電流又は小電流の各制御信号を
制御信号調整回路から出力し、マイクロコンピュータの
動作時又は非動作時に大電流・小電流の各制御信号に基
づいてトランジスタに流れる電源からの電流を制御する
ことにより、マイクロコンピュータの動作・非動作の各
モードに応じた制御電流をトランジスタに入力できるこ
ととなり、データ破壊、処理エラー等のエラーを生じさ
せることなく制御電流の消費を極力抑制する効果を有す
る。
第1図は第1の発明の原理説明図、
第2図は第2の発明の原理説明図、
第3図は第1の発明の一実施例に係る電源制御装置の要
部回路構成図、 第4図は第3図記載実施例の動作タイミングチャート、 第5図は第2の発明の一実施例に係る電源制御装置を車
載用CPUに用いた場合の全体構成図、第6図は第2の
発明の一実施例の要部構成図、第7図は第6図記載実施
例の動作タイミングチャート、 第8図は従来の電源制御装置の要部構成図を示す。 1・・・CPU (マイクロコンピュータ)2・・・動
作信号生成回路 3・・・遅延回路 4・・・制御信号調整回路 5・・・電源供給回路 10・・・イグニッションスイッチ 11・・・カーバッテリ
部回路構成図、 第4図は第3図記載実施例の動作タイミングチャート、 第5図は第2の発明の一実施例に係る電源制御装置を車
載用CPUに用いた場合の全体構成図、第6図は第2の
発明の一実施例の要部構成図、第7図は第6図記載実施
例の動作タイミングチャート、 第8図は従来の電源制御装置の要部構成図を示す。 1・・・CPU (マイクロコンピュータ)2・・・動
作信号生成回路 3・・・遅延回路 4・・・制御信号調整回路 5・・・電源供給回路 10・・・イグニッションスイッチ 11・・・カーバッテリ
Claims (1)
- 【特許請求の範囲】 1、マイクロコンピュータ(1)への電源の供給を制御
するトランジスタ(T_r_4)を有する電源制御装置
において、 上記マイクロコンピュータ(1)から出力される当該マ
イクロコンピュータ(1)の動作・非動を示す動作状態
信号(S_2)に基づいて、上記トランジスタ(T_r
_4)の制御端子に入力する制御信号の信号値を調整す
る制御信号調整回路4を備え、上記調整後の制御信号で
駆動する上記トランジスタ(T_r_4)を介して電源
を上記マイクロコンピュータ(1)に供給することを 特徴とする電源制御装置。 2、システムを制御するマイクロコンピュータ(1)へ
の電源の供給を制御するトランジスタ(T_r_4)を
有する電源制御装置において、上記システムを動作させ
るために外部から入力される起動指令信号(S_1)に
基づいてシステム動作信号を出力する動作信号生成回路
(2)と、上記起動指令信号(S_1)の入力後にマイ
クロコンピュータ(1)から出力される当該マイクロコ
ンピュータ(1)の動作・非動作を示す動作状態信号(
S_2)及び上記システム動作信号に基づいて、上記マ
イクロコンピュータ(1)の動作時に大電流値の大電流
制御信号(S_3_1)を上記トランジスタ(T_r_
4)の制御端子に出力し、非動作時に小電流値の小電流
制御信号(S_3_2)を上記トランジスタ(T_r_
4)の制御端子に出力する制御信号調整回路(4)とを
備え、 上記調整後の大電流又は小電流の各制御信号(S_3_
1、S_3_2)で駆動する上記トランジスタ(T_r
_4)を介して電源を上記マイクロコンピュータ(1)
に供給することを 特徴とする電源制御装置。 3、上記動作状態信号(S_2)をマイクロコンピュー
タ(1)のルーチン実行に要する時間だけ遅延させて遅
延制御信号を上記制御信号調整回路(4)に出力する遅
延回路(3)と、 上記遅延制御信号及びシステム動作信号に基づいて、上
記動作時に大電流の大電流制御信号(S_3_1)を上
記トランジスタ(T_r_4)に出力し、非動作モード
時に小電流値の小電流制御信号(S_3_2)を上記ト
ランジスタ(T_r_4に)出力する分流制御回路(4
)とを備えることを 特徴とする請求項1記載の電源制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2100894A JPH0831002B2 (ja) | 1990-04-17 | 1990-04-17 | 電源制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2100894A JPH0831002B2 (ja) | 1990-04-17 | 1990-04-17 | 電源制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04518A true JPH04518A (ja) | 1992-01-06 |
JPH0831002B2 JPH0831002B2 (ja) | 1996-03-27 |
Family
ID=14286044
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2100894A Expired - Fee Related JPH0831002B2 (ja) | 1990-04-17 | 1990-04-17 | 電源制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0831002B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5326701U (ja) * | 1976-08-14 | 1978-03-07 | ||
US4955901A (en) * | 1988-05-31 | 1990-09-11 | Canon Kabushiki Kaisha | Intraocular implant having coating layer |
JP2020087232A (ja) * | 2018-11-30 | 2020-06-04 | 株式会社デンソーテン | 情報処理装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55131827A (en) * | 1979-03-27 | 1980-10-14 | Bosch Gmbh Robert | Microprocessor current supply unit for controlling at least one load*using control signal |
JPH03196319A (ja) * | 1989-12-26 | 1991-08-27 | Clarion Co Ltd | バックアップ電源装置 |
-
1990
- 1990-04-17 JP JP2100894A patent/JPH0831002B2/ja not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55131827A (en) * | 1979-03-27 | 1980-10-14 | Bosch Gmbh Robert | Microprocessor current supply unit for controlling at least one load*using control signal |
JPH03196319A (ja) * | 1989-12-26 | 1991-08-27 | Clarion Co Ltd | バックアップ電源装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS5326701U (ja) * | 1976-08-14 | 1978-03-07 | ||
US4955901A (en) * | 1988-05-31 | 1990-09-11 | Canon Kabushiki Kaisha | Intraocular implant having coating layer |
JP2020087232A (ja) * | 2018-11-30 | 2020-06-04 | 株式会社デンソーテン | 情報処理装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0831002B2 (ja) | 1996-03-27 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |