JPH0451855B2 - - Google Patents
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- JPH0451855B2 JPH0451855B2 JP60118106A JP11810685A JPH0451855B2 JP H0451855 B2 JPH0451855 B2 JP H0451855B2 JP 60118106 A JP60118106 A JP 60118106A JP 11810685 A JP11810685 A JP 11810685A JP H0451855 B2 JPH0451855 B2 JP H0451855B2
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- 238000010586 diagram Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は加算器、乗算器等に使用される全加算
器に係り、特に相補型MOS−FETを使用して構
成される全加算器に関する。
器に係り、特に相補型MOS−FETを使用して構
成される全加算器に関する。
この種の全加算器として、本願出願人は特願昭
57−95395号(特開昭58−211252号)により、
CMOS型FET(相補性絶縁ゲート型電界効果トラ
ンジスタ)を用いて直流的電流を消費しないよう
に回路構成するのに好適で、しかも素子数の低減
を図つて高集積化を可能とすると共に入力信号に
体する負荷を低減せしめて高速動作を可能とする
ものを既に提案した。即ち、第5図に示す全加算
器においては、第1の入力信号Aと第2の入力信
号Bとを第1の排他論理和回路1に入力し、この
回路1の出力信号(AB)と第3の入力信号C
とを第2の排他論理回路2に入力し、選択回路3
により上記第1の排他論理和回路1の出力信号の
論理レベルに応じて前記第1の入力信号、第2の
入力信号のいずれか一方と前記第3の入力信号と
を選択的に取り出すようにしている。これによ
り、第2の排他論理和回路2の出力信号が和信号
S0として得られ、選択回路3の出力信号が桁上げ
信号C0として得られる。このような全加算器の
動作を表わす真理値表を第6図に示す。
57−95395号(特開昭58−211252号)により、
CMOS型FET(相補性絶縁ゲート型電界効果トラ
ンジスタ)を用いて直流的電流を消費しないよう
に回路構成するのに好適で、しかも素子数の低減
を図つて高集積化を可能とすると共に入力信号に
体する負荷を低減せしめて高速動作を可能とする
ものを既に提案した。即ち、第5図に示す全加算
器においては、第1の入力信号Aと第2の入力信
号Bとを第1の排他論理和回路1に入力し、この
回路1の出力信号(AB)と第3の入力信号C
とを第2の排他論理回路2に入力し、選択回路3
により上記第1の排他論理和回路1の出力信号の
論理レベルに応じて前記第1の入力信号、第2の
入力信号のいずれか一方と前記第3の入力信号と
を選択的に取り出すようにしている。これによ
り、第2の排他論理和回路2の出力信号が和信号
S0として得られ、選択回路3の出力信号が桁上げ
信号C0として得られる。このような全加算器の
動作を表わす真理値表を第6図に示す。
一方、上記全加算器を第7図に示すように変形
し、第3の入力信号Cに代えてその反転信号を
入力すると、反転された和信号0が得られるよう
になる。この場合、選択回路3の一方の入力とな
る入力信号BをCMOSインバータ4により反転
させ、選択回路3の出力信号をCMOSインバー
タ5により反転させている。このような全加算器
の動作を表わす真理値表を第8図に示す。
し、第3の入力信号Cに代えてその反転信号を
入力すると、反転された和信号0が得られるよう
になる。この場合、選択回路3の一方の入力とな
る入力信号BをCMOSインバータ4により反転
させ、選択回路3の出力信号をCMOSインバー
タ5により反転させている。このような全加算器
の動作を表わす真理値表を第8図に示す。
次に、上記第7図の全加算器の具体例を第9図
を参照して説明する。第1、第2の排他論理和回
路1,2は、それぞれ排他否定論理和回路6と
CMOSインバータ7とからなる。上記排他否定
論理和回路6は、第1導電型(本例ではNチヤネ
ル)の第1、第2のFET8,9の一端同志を接
続して出力端子10とし、上記第1のFET8の
ゲートと第2のFET9の他端とを接続して第1
の入力端子11とし、上記第2のFET9のゲー
トと第1のFET8の他端とを接続して第2の入
力端子12とし、固定電位端子(“1”レベルの
電源電位端子)13と前記出力端子10との間に
前記第1導電型とは逆導電型(第2導電型、本例
ではpチヤネル)の2個のFET14,15を直
列に接続すると共にその各ゲートを対応して前記
第1、第2の入力端子11,12に接続してなる
ものである。したがつて、第1、第2の入力端子
11,12の入力信号(たとえばA,B)が共に
“0”レベルの場合、FET8,9は共にオフ状
態、FET14,15は共にオン状態になり、出
力端子10は“1”レベルになる。また、入力信
号A,Bが共に“1”レベルの場合、FET8,
9は共にオン状態、FET14,15は共にオフ
状態になり、入力信号レベル“1”がFET8,
9を経て出力端子10に現われる。また、入力信
号A,Bのいずれか一方が“1”レベル、他方が
“0”レベルの場合、FET8,9およびFET1
4,15はそれぞれいずれか一方がオン状態で他
方がオフ状態になり、FET8,9のうちオン状
態の一方を経て入力信号A,Bのうちの一方であ
る“0”レベルが出力端子10に現われる。
を参照して説明する。第1、第2の排他論理和回
路1,2は、それぞれ排他否定論理和回路6と
CMOSインバータ7とからなる。上記排他否定
論理和回路6は、第1導電型(本例ではNチヤネ
ル)の第1、第2のFET8,9の一端同志を接
続して出力端子10とし、上記第1のFET8の
ゲートと第2のFET9の他端とを接続して第1
の入力端子11とし、上記第2のFET9のゲー
トと第1のFET8の他端とを接続して第2の入
力端子12とし、固定電位端子(“1”レベルの
電源電位端子)13と前記出力端子10との間に
前記第1導電型とは逆導電型(第2導電型、本例
ではpチヤネル)の2個のFET14,15を直
列に接続すると共にその各ゲートを対応して前記
第1、第2の入力端子11,12に接続してなる
ものである。したがつて、第1、第2の入力端子
11,12の入力信号(たとえばA,B)が共に
“0”レベルの場合、FET8,9は共にオフ状
態、FET14,15は共にオン状態になり、出
力端子10は“1”レベルになる。また、入力信
号A,Bが共に“1”レベルの場合、FET8,
9は共にオン状態、FET14,15は共にオフ
状態になり、入力信号レベル“1”がFET8,
9を経て出力端子10に現われる。また、入力信
号A,Bのいずれか一方が“1”レベル、他方が
“0”レベルの場合、FET8,9およびFET1
4,15はそれぞれいずれか一方がオン状態で他
方がオフ状態になり、FET8,9のうちオン状
態の一方を経て入力信号A,Bのうちの一方であ
る“0”レベルが出力端子10に現われる。
一方、前記選択回路3は、第1の組をなすPチ
ヤネルFET16とNチヤネルFET17とを直列
に接続すると共にその相互接続点を出力端子18
とし、第2の組をなすNチヤネルFET19とP
チヤネルFET20とを直列に接続すると共にそ
の相互接続点を上記出力端子18に接続し、これ
らの2組の直列回路を並列に接続し、この並列回
路の両端に対応して第3の入力信号および第2
の入力信号B反転用のインバータ4の出力信号
を印加する。そして、前記第1の排他論理和回路
1における排他否定論理和回路6およびインバー
タ7の各出力端を対応して上記第1の組のFET
16,17のゲートおよび第2の組のFET19,
20のゲートに接続している。したがつて、第1
の組のFET16,17のゲート入力が“0”、第
2の組のFET19,20のゲート入力が“1”
の場合、FET16,19がオン状態、FET17,
20がオフ状態になり、インバータ4の出力(つ
まり、入力信号Bの反転信号)が上記FET1
6,19を経て出力端子18に現われ、この出力
端子18の信号がさらにインバータ5により反転
される。また、上記とは逆に、第1の組のFET
16,17のゲート入力が“1”、第2の組の
FET19,20のゲート入力が“0”の場合、
FET17,20がオン状態、FET16,19が
オフ状態になり、第3の入力信号が上記FET
17,20を経て出力端子18に現われ、この出
力端子18の信号がさらにインバータ5により反
転される。このように選択回路3および2個のイ
ンバータ4,5によつて、3つの入力信号A,
B,に対する桁上げ信号C0が得られる。なお、
上記選択回路3において、FET19,20を省
略してもよい。
ヤネルFET16とNチヤネルFET17とを直列
に接続すると共にその相互接続点を出力端子18
とし、第2の組をなすNチヤネルFET19とP
チヤネルFET20とを直列に接続すると共にそ
の相互接続点を上記出力端子18に接続し、これ
らの2組の直列回路を並列に接続し、この並列回
路の両端に対応して第3の入力信号および第2
の入力信号B反転用のインバータ4の出力信号
を印加する。そして、前記第1の排他論理和回路
1における排他否定論理和回路6およびインバー
タ7の各出力端を対応して上記第1の組のFET
16,17のゲートおよび第2の組のFET19,
20のゲートに接続している。したがつて、第1
の組のFET16,17のゲート入力が“0”、第
2の組のFET19,20のゲート入力が“1”
の場合、FET16,19がオン状態、FET17,
20がオフ状態になり、インバータ4の出力(つ
まり、入力信号Bの反転信号)が上記FET1
6,19を経て出力端子18に現われ、この出力
端子18の信号がさらにインバータ5により反転
される。また、上記とは逆に、第1の組のFET
16,17のゲート入力が“1”、第2の組の
FET19,20のゲート入力が“0”の場合、
FET17,20がオン状態、FET16,19が
オフ状態になり、第3の入力信号が上記FET
17,20を経て出力端子18に現われ、この出
力端子18の信号がさらにインバータ5により反
転される。このように選択回路3および2個のイ
ンバータ4,5によつて、3つの入力信号A,
B,に対する桁上げ信号C0が得られる。なお、
上記選択回路3において、FET19,20を省
略してもよい。
ところで、前記第1の排他論理和回路1におけ
る排他否定論理和回路6において、第1、第2の
入力端子11,12の入力信号A,Bが共に
“1”レベルのとき、前述したように出力端子1
0には論理的には“1”レベルが出力する。しか
し、実際の回路動作を考えてみると、この場合に
上記出力端子10に現われる“1”レベルは、第
1、第2の入力端子11,12からそれぞれ対応
してNチヤネルFET9,8を経て供給されてい
るので、入力信号レベル“1”から上記Nチヤネ
ルFET9,8の閾値電圧VTHNだけ低い値となる。
たとえば入力信号レベル“1”が5V、VTHN≒
1.5Vであるとすると、出力端子10に現われる
“1”レベルは約3.5Vにしかならないという問題
がある。この場合、更に、上記閾値電圧VTHNの
基板バイアス効果を考慮すると、素子の製造方
法、デバイスパラメータによつても異なるが、出
力端子10の“1”レベルはさらに0.5Vから
1.5V程度低下して全く不十分な値になつてしま
う。
る排他否定論理和回路6において、第1、第2の
入力端子11,12の入力信号A,Bが共に
“1”レベルのとき、前述したように出力端子1
0には論理的には“1”レベルが出力する。しか
し、実際の回路動作を考えてみると、この場合に
上記出力端子10に現われる“1”レベルは、第
1、第2の入力端子11,12からそれぞれ対応
してNチヤネルFET9,8を経て供給されてい
るので、入力信号レベル“1”から上記Nチヤネ
ルFET9,8の閾値電圧VTHNだけ低い値となる。
たとえば入力信号レベル“1”が5V、VTHN≒
1.5Vであるとすると、出力端子10に現われる
“1”レベルは約3.5Vにしかならないという問題
がある。この場合、更に、上記閾値電圧VTHNの
基板バイアス効果を考慮すると、素子の製造方
法、デバイスパラメータによつても異なるが、出
力端子10の“1”レベルはさらに0.5Vから
1.5V程度低下して全く不十分な値になつてしま
う。
上記と同様な問題は、第2の排他論理和回路2
における排他否定論理和回路6においても第1、
第2の入力端子11,12の入力信号が共に
“1”レベルのとき(つまり、第3の入力信号
が“1”レベルであり、かつ第1、第2の入力信
号A,Bが(“1”,“0”)または(“0”,“1”
)
の組み合わせであつて第1の排他論理和回路1の
出力が“1”レベルのとき)に生じる。
における排他否定論理和回路6においても第1、
第2の入力端子11,12の入力信号が共に
“1”レベルのとき(つまり、第3の入力信号
が“1”レベルであり、かつ第1、第2の入力信
号A,Bが(“1”,“0”)または(“0”,“1”
)
の組み合わせであつて第1の排他論理和回路1の
出力が“1”レベルのとき)に生じる。
このような問題により、全加算器の回路全体の
動作の安定性が低下し、特に低電圧側の動作電圧
マージンが狭くなり、回路動作の信頼性が低下す
る。この問題は、前記排他否定論理和回路6にお
いて、仮にNチヤネルFET8,9をそれぞれP
チヤネルFETに置き換え、PチヤネルFET14,
15へ与える固定電位を電源電位から接地電位に
置き換えてもほぼ同様に発生する。この場合は、
2つの入力信号が共に“0”レベルのときに出力
端子10に現われる“0”レベルが接地電位から
浮くようになり、やはり回路動作の信頼性が損な
われる。
動作の安定性が低下し、特に低電圧側の動作電圧
マージンが狭くなり、回路動作の信頼性が低下す
る。この問題は、前記排他否定論理和回路6にお
いて、仮にNチヤネルFET8,9をそれぞれP
チヤネルFETに置き換え、PチヤネルFET14,
15へ与える固定電位を電源電位から接地電位に
置き換えてもほぼ同様に発生する。この場合は、
2つの入力信号が共に“0”レベルのときに出力
端子10に現われる“0”レベルが接地電位から
浮くようになり、やはり回路動作の信頼性が損な
われる。
本発明は上記の事情に鑑みてなされたもので、
比較的少数の素子からなるCMOS回路による回
路動作の高速性、低消費電力、高集積性等の特長
を損なうことなく、簡易な構成により広い動作電
圧マージンを確保し得る全加算器を提供するもの
である。
比較的少数の素子からなるCMOS回路による回
路動作の高速性、低消費電力、高集積性等の特長
を損なうことなく、簡易な構成により広い動作電
圧マージンを確保し得る全加算器を提供するもの
である。
即ち、本発明の全加算器は、前述したような排
他否定論理和回路の2つの入力信号が共に“1”
レベルのときには必らず一方の入力信号の反転信
号として“0”レベルが存在することに着目し、
この“0”レベルをゲートに与えることによりオ
ン状態になるFETを第1の入力端子または第2
の入力端子と出力端子との間に付加接続しておく
ことを特徴とするものである。
他否定論理和回路の2つの入力信号が共に“1”
レベルのときには必らず一方の入力信号の反転信
号として“0”レベルが存在することに着目し、
この“0”レベルをゲートに与えることによりオ
ン状態になるFETを第1の入力端子または第2
の入力端子と出力端子との間に付加接続しておく
ことを特徴とするものである。
これによつて、出力端子には“1”レベル入力
が付加FETを経由して十分なレベルとして現わ
れるので、広い動作電圧マージンを確保すること
が可能になる。また、付加FET数は少なくて済
み、付加FETを制御するために既存の信号を利
用できるので、回路構成は簡易なものとなり、
CMOS回路の特長を活かしつつ高集積化回路を
実現することが可能である。
が付加FETを経由して十分なレベルとして現わ
れるので、広い動作電圧マージンを確保すること
が可能になる。また、付加FET数は少なくて済
み、付加FETを制御するために既存の信号を利
用できるので、回路構成は簡易なものとなり、
CMOS回路の特長を活かしつつ高集積化回路を
実現することが可能である。
以下、図面を参照して本発明の一実施例を詳細
に説明する。第1図に示す全加算器は、集積回路
化されており、第9図を参照して前述した従来の
全加算器に比べて、(1)第1の排他論理和回路1の
排他否定論理和回路6の第1または第2の入力端
子(本例では第1の入力端子11)と出力端子1
0との間にPチヤネルFET21を付加し、この
FET21のゲートに上記第1または第2の入力
端子の入力信号の反転信号(本例ではインバータ
4の出力信号)を与えるようにした点、(2)第2の
排他論理和回路2の排他論理和回路6の第1また
は第2の入力端子(本例では第2の入力端子1
2)と出力端子10との間にPチヤネルFET2
2を付加し、このFET22のゲートに上記第1
または第2の入力端子の入力信号の反転信号(本
例では前段の第1の排他論理和回路1における排
他否定論理和回路6の出力信号)を与えるように
した点が異なり、その他は第9図中と同じである
ので同じ符号を付してその説明を省略する。
に説明する。第1図に示す全加算器は、集積回路
化されており、第9図を参照して前述した従来の
全加算器に比べて、(1)第1の排他論理和回路1の
排他否定論理和回路6の第1または第2の入力端
子(本例では第1の入力端子11)と出力端子1
0との間にPチヤネルFET21を付加し、この
FET21のゲートに上記第1または第2の入力
端子の入力信号の反転信号(本例ではインバータ
4の出力信号)を与えるようにした点、(2)第2の
排他論理和回路2の排他論理和回路6の第1また
は第2の入力端子(本例では第2の入力端子1
2)と出力端子10との間にPチヤネルFET2
2を付加し、このFET22のゲートに上記第1
または第2の入力端子の入力信号の反転信号(本
例では前段の第1の排他論理和回路1における排
他否定論理和回路6の出力信号)を与えるように
した点が異なり、その他は第9図中と同じである
ので同じ符号を付してその説明を省略する。
次に、上記構成の全加算器における正論理での
加算動作を説明するが、選択回路3の動作は前述
した従来例の動作と同じであるのでその説明を省
略する。排他否定論理和回路6の動作のうち、2
つの入力信号が共に“0”レベルの場合にはPチ
ヤネルFET21,22はゲートに“1”レベル
が与えられてオフ状態であり、従来例の動作と同
様に固定電位端子13の“1”レベルがPチヤネ
ルFET14,15を経て十分なレベルを有する
“1”信号として出力端子10に現われる。また、
2つの入力信号が(“1”,“0”)または(“0”,
“1”)の組み合わせの場合にはPチヤンネル
FET21,22のオン、オフ状態にかかわりな
く従来例の動作と同様に“0”レベルが出力端子
10に現われる。これに対して、2つの入力信号
が共に“1”レベルの場合には、従来例の動作と
同様にNチヤネルFET8,9がオン状態になる
が、同時に一方の入力信号の反転信号として必ら
ず生じている“0”レベルがゲートに与えられて
いるPチヤネルFET21,22もオン状態にな
る。これによつて、出力端子10には“1”レベ
ル入力がNチヤネルFET8,9を経由すると並
行してPチヤネルFET21,22を経由して現
われるので、NチヤネルFET8,9の閾値電圧
VTHNの影響を受けずに十分なレベルを有する
“1”信号が得られる。
加算動作を説明するが、選択回路3の動作は前述
した従来例の動作と同じであるのでその説明を省
略する。排他否定論理和回路6の動作のうち、2
つの入力信号が共に“0”レベルの場合にはPチ
ヤネルFET21,22はゲートに“1”レベル
が与えられてオフ状態であり、従来例の動作と同
様に固定電位端子13の“1”レベルがPチヤネ
ルFET14,15を経て十分なレベルを有する
“1”信号として出力端子10に現われる。また、
2つの入力信号が(“1”,“0”)または(“0”,
“1”)の組み合わせの場合にはPチヤンネル
FET21,22のオン、オフ状態にかかわりな
く従来例の動作と同様に“0”レベルが出力端子
10に現われる。これに対して、2つの入力信号
が共に“1”レベルの場合には、従来例の動作と
同様にNチヤネルFET8,9がオン状態になる
が、同時に一方の入力信号の反転信号として必ら
ず生じている“0”レベルがゲートに与えられて
いるPチヤネルFET21,22もオン状態にな
る。これによつて、出力端子10には“1”レベ
ル入力がNチヤネルFET8,9を経由すると並
行してPチヤネルFET21,22を経由して現
われるので、NチヤネルFET8,9の閾値電圧
VTHNの影響を受けずに十分なレベルを有する
“1”信号が得られる。
したがつて、上記全加算器によれば、排他否定
論理和回路6の出力として供給電源電圧の振幅に
等しい論理振幅が得られるようになり、従来例で
問題となつていた特に低電圧側の動作電圧マージ
ンが向上し、回路全体の安定動作が得られる。ま
た、前記閾値電圧VTHNに対する基板バイアス効
果の影響を受けなくなるので、回路動作は基板濃
度等のデバイス・プロセスパラメータの影響を受
けなくなり、量産時の製造マージンが大きくな
る。また、上記全加算器は、使用素子数がインバ
ータ1個当り2個のFETを使用するものとすれ
ば計22個と少ないので、高集積化に適しており、
CMOS構成により低消費電力動作および広い動
作電圧マージンといつた特長を活かして他の
CMOS回路と組み合わせて大規模なシステム
(たとえば並列形乗算器)を1チツプに構築する
ことが工業的に可能になる。
論理和回路6の出力として供給電源電圧の振幅に
等しい論理振幅が得られるようになり、従来例で
問題となつていた特に低電圧側の動作電圧マージ
ンが向上し、回路全体の安定動作が得られる。ま
た、前記閾値電圧VTHNに対する基板バイアス効
果の影響を受けなくなるので、回路動作は基板濃
度等のデバイス・プロセスパラメータの影響を受
けなくなり、量産時の製造マージンが大きくな
る。また、上記全加算器は、使用素子数がインバ
ータ1個当り2個のFETを使用するものとすれ
ば計22個と少ないので、高集積化に適しており、
CMOS構成により低消費電力動作および広い動
作電圧マージンといつた特長を活かして他の
CMOS回路と組み合わせて大規模なシステム
(たとえば並列形乗算器)を1チツプに構築する
ことが工業的に可能になる。
なお、本発明は上記実施例に限られるものでは
なく、第1図の全加算器における第1の入力信号
Aに代えてその反転信号を入力すれば、第2図
に示す全加算器のように第2の排他論理和回路2
の出力信号として和信号S0が得られる。このよう
な全加算器の動作を表わす真理値表を第3図に示
す。
なく、第1図の全加算器における第1の入力信号
Aに代えてその反転信号を入力すれば、第2図
に示す全加算器のように第2の排他論理和回路2
の出力信号として和信号S0が得られる。このよう
な全加算器の動作を表わす真理値表を第3図に示
す。
また、上記第2図の全加算器における排他否定
論理和回路6について、固定電位端子13を接地
電位とし、各FETをそれぞれ逆導電型のものに
置き換えることによつて、第4図に示すように負
論理動作の全加算器を構成してもよい。ここで、
8′,9′はPチヤネルFET、14′,15′,2
1′,22′はNチヤネルFETであり、その他は
第2図中と同じであるので同一符号を付してい
る。上記全加算器の動作は第3図に示した真理値
表で表わされるが、その特徴的な点は、排他否定
論理和回路6において2つの入力信号が共に負論
理の“1”レベル(接地電位)の場合に、Pチヤ
ネルFET8′,9′がオン状態になると共にゲー
トに“0”レベル(電源電位)が与えられるNチ
ヤネルFET21′,22′もオン状態になるので、
出力端子10には接地電位の“1”レベルが得ら
れる。
論理和回路6について、固定電位端子13を接地
電位とし、各FETをそれぞれ逆導電型のものに
置き換えることによつて、第4図に示すように負
論理動作の全加算器を構成してもよい。ここで、
8′,9′はPチヤネルFET、14′,15′,2
1′,22′はNチヤネルFETであり、その他は
第2図中と同じであるので同一符号を付してい
る。上記全加算器の動作は第3図に示した真理値
表で表わされるが、その特徴的な点は、排他否定
論理和回路6において2つの入力信号が共に負論
理の“1”レベル(接地電位)の場合に、Pチヤ
ネルFET8′,9′がオン状態になると共にゲー
トに“0”レベル(電源電位)が与えられるNチ
ヤネルFET21′,22′もオン状態になるので、
出力端子10には接地電位の“1”レベルが得ら
れる。
上述したように本発明の全加算器によれば、比
較的少数の素子からなるCMOS回路による回路
動作の高速性、低消費電力、高集積性等の特長を
損なうことなく、簡易な構成により広い動作電圧
マージンを確保できるので、加算器とか並列乗算
器などの構成要素としての使用に適している。
較的少数の素子からなるCMOS回路による回路
動作の高速性、低消費電力、高集積性等の特長を
損なうことなく、簡易な構成により広い動作電圧
マージンを確保できるので、加算器とか並列乗算
器などの構成要素としての使用に適している。
第1図は本発明の全加算器の一実施例を示す回
路図、第2図および第4図はそれぞれ本発明の他
の実施例を示す回路図、第3図は第2図および第
4図の全加算器の動作を示す真理値表、第5図お
よび第7図はそれぞれ従来の全加算器を示すブロ
ツク図、第6図および第8図はそれぞれ対応して
第5図および第7図の全加算器の動作を示す真理
値表、第9図は第7図の全加算器の具体例を示す
回路図である。 1……第1の排他論理和回路、2……第2の排
他論理和回路、3……選択回路、4,5,7……
インバータ回路、6……排他否定論理和回路、
8,9,14′,15′,21′,22′……Nチヤ
ネルFET、8′,9′,14,15,21,22
……PチヤネルFET、10……出力端子、11
……第1の入力端子、12……第2の入力端子。
路図、第2図および第4図はそれぞれ本発明の他
の実施例を示す回路図、第3図は第2図および第
4図の全加算器の動作を示す真理値表、第5図お
よび第7図はそれぞれ従来の全加算器を示すブロ
ツク図、第6図および第8図はそれぞれ対応して
第5図および第7図の全加算器の動作を示す真理
値表、第9図は第7図の全加算器の具体例を示す
回路図である。 1……第1の排他論理和回路、2……第2の排
他論理和回路、3……選択回路、4,5,7……
インバータ回路、6……排他否定論理和回路、
8,9,14′,15′,21′,22′……Nチヤ
ネルFET、8′,9′,14,15,21,22
……PチヤネルFET、10……出力端子、11
……第1の入力端子、12……第2の入力端子。
Claims (1)
- 1 第1の入力信号と第2の入力信号と排他論理
和信号を得る第1の排他論理和回路と、この第1
の排他論理和回路の出力信号と第3の入力信号と
の排他論理和信号を得る第2の排他論理和回路
と、前記第1の排他論理和回路の出力信号に応じ
て前記第1の入力信号および第2の入力信号のい
ずれか一方と前記第3の入力信号とを選択して出
力する選択回路とを具備し、前記第2の排他論理
和回路から和信号を得ると共に前記選択回路から
桁上げ信号を得るようにした全加算器において、
前記2個の排他論理和回路はそれぞれ排他否定論
理和回路とインバータ回路とからなり、上記排他
否定論理和回路は第1導電型の第1のFET(電界
効果トランジスタ)と第2のFETとの一端相互
を接続して出力端子とし、上記第1のFETのゲ
ートと第2のFETの他端とを接続して第1の入
力端子とし、前記第2のFETのゲートと第1の
FETの他端とを接続して第2の入力端子とし、
固定電位端子と前記出力端子との間に前記第1導
電型とは逆導電型である第2導電型の2個の
FETを直列に接続し、この2個のFETの各ゲー
トを対応して前記第1の入力端子および第2の入
力端子に接続し、さらに前記第1の入力端子また
は第2の入力端子と前記出力端子との間に第2導
電型の1個のFETを接続し、この1個のFETの
ゲートに前記第1の入力端子または第2の入力端
子のうち前記第2導電型の1個のFETを接続し
なかつた方の入力信号の反転信号を与えるように
してなることを特徴とする全加算器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11810685A JPS61276024A (ja) | 1985-05-31 | 1985-05-31 | 全加算器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11810685A JPS61276024A (ja) | 1985-05-31 | 1985-05-31 | 全加算器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61276024A JPS61276024A (ja) | 1986-12-06 |
JPH0451855B2 true JPH0451855B2 (ja) | 1992-08-20 |
Family
ID=14728162
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11810685A Granted JPS61276024A (ja) | 1985-05-31 | 1985-05-31 | 全加算器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61276024A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0447254A3 (en) * | 1990-03-16 | 1993-07-28 | C-Cube Microsystems | Array multiplier |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58211252A (ja) * | 1982-06-03 | 1983-12-08 | Toshiba Corp | 全加算器 |
-
1985
- 1985-05-31 JP JP11810685A patent/JPS61276024A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58211252A (ja) * | 1982-06-03 | 1983-12-08 | Toshiba Corp | 全加算器 |
Also Published As
Publication number | Publication date |
---|---|
JPS61276024A (ja) | 1986-12-06 |
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