JPH0451855B2 - - Google Patents
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- JPH0451855B2 JPH0451855B2 JP60118106A JP11810685A JPH0451855B2 JP H0451855 B2 JPH0451855 B2 JP H0451855B2 JP 60118106 A JP60118106 A JP 60118106A JP 11810685 A JP11810685 A JP 11810685A JP H0451855 B2 JPH0451855 B2 JP H0451855B2
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- 230000005669 field effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は加算器、乗算器等に使用される全加算
器に係り、特に相補型MOS−FETを使用して構
成される全加算器に関する。
器に係り、特に相補型MOS−FETを使用して構
成される全加算器に関する。
この種の全加算器として、本願出願人は特願昭
57−95395号（特開昭58−211252号）により、
CMOS型FET（相補性絶縁ゲート型電界効果トラ
ンジスタ）を用いて直流的電流を消費しないよう
に回路構成するのに好適で、しかも素子数の低減
を図つて高集積化を可能とすると共に入力信号に
体する負荷を低減せしめて高速動作を可能とする
ものを既に提案した。即ち、第５図に示す全加算
器においては、第１の入力信号Ａと第２の入力信
号Ｂとを第１の排他論理和回路１に入力し、この
回路１の出力信号（ＡＢ）と第３の入力信号Ｃ
とを第２の排他論理回路２に入力し、選択回路３
により上記第１の排他論理和回路１の出力信号の
論理レベルに応じて前記第１の入力信号、第２の
入力信号のいずれか一方と前記第３の入力信号と
を選択的に取り出すようにしている。これによ
り、第２の排他論理和回路２の出力信号が和信号
S0として得られ、選択回路３の出力信号が桁上げ
信号C0として得られる。このような全加算器の
動作を表わす真理値表を第６図に示す。
57−95395号（特開昭58−211252号）により、
CMOS型FET（相補性絶縁ゲート型電界効果トラ
ンジスタ）を用いて直流的電流を消費しないよう
に回路構成するのに好適で、しかも素子数の低減
を図つて高集積化を可能とすると共に入力信号に
体する負荷を低減せしめて高速動作を可能とする
ものを既に提案した。即ち、第５図に示す全加算
器においては、第１の入力信号Ａと第２の入力信
号Ｂとを第１の排他論理和回路１に入力し、この
回路１の出力信号（ＡＢ）と第３の入力信号Ｃ
とを第２の排他論理回路２に入力し、選択回路３
により上記第１の排他論理和回路１の出力信号の
論理レベルに応じて前記第１の入力信号、第２の
入力信号のいずれか一方と前記第３の入力信号と
を選択的に取り出すようにしている。これによ
り、第２の排他論理和回路２の出力信号が和信号
S0として得られ、選択回路３の出力信号が桁上げ
信号C0として得られる。このような全加算器の
動作を表わす真理値表を第６図に示す。
一方、上記全加算器を第７図に示すように変形
し、第３の入力信号Ｃに代えてその反転信号を
入力すると、反転された和信号0が得られるよう
になる。この場合、選択回路３の一方の入力とな
る入力信号ＢをCMOSインバータ４により反転
させ、選択回路３の出力信号をCMOSインバー
タ５により反転させている。このような全加算器
の動作を表わす真理値表を第８図に示す。
し、第３の入力信号Ｃに代えてその反転信号を
入力すると、反転された和信号0が得られるよう
になる。この場合、選択回路３の一方の入力とな
る入力信号ＢをCMOSインバータ４により反転
させ、選択回路３の出力信号をCMOSインバー
タ５により反転させている。このような全加算器
の動作を表わす真理値表を第８図に示す。
次に、上記第７図の全加算器の具体例を第９図
を参照して説明する。第１、第２の排他論理和回
路１，２は、それぞれ排他否定論理和回路６と
CMOSインバータ７とからなる。上記排他否定
論理和回路６は、第１導電型（本例ではＮチヤネ
ル）の第１、第２のFET８，９の一端同志を接
続して出力端子１０とし、上記第１のFET８の
ゲートと第２のFET９の他端とを接続して第１
の入力端子１１とし、上記第２のFET９のゲー
トと第１のFET８の他端とを接続して第２の入
力端子１２とし、固定電位端子（“１”レベルの
電源電位端子）１３と前記出力端子１０との間に
前記第１導電型とは逆導電型（第２導電型、本例
ではｐチヤネル）の２個のFET１４，１５を直
列に接続すると共にその各ゲートを対応して前記
第１、第２の入力端子１１，１２に接続してなる
ものである。したがつて、第１、第２の入力端子
１１，１２の入力信号（たとえばＡ，Ｂ）が共に
“０”レベルの場合、FET８，９は共にオフ状
態、FET１４，１５は共にオン状態になり、出
力端子１０は“１”レベルになる。また、入力信
号Ａ，Ｂが共に“１”レベルの場合、FET８，
９は共にオン状態、FET１４，１５は共にオフ
状態になり、入力信号レベル“１”がFET８，
９を経て出力端子１０に現われる。また、入力信
号Ａ，Ｂのいずれか一方が“１”レベル、他方が
“０”レベルの場合、FET８，９およびFET１
４，１５はそれぞれいずれか一方がオン状態で他
方がオフ状態になり、FET８，９のうちオン状
態の一方を経て入力信号Ａ，Ｂのうちの一方であ
る“０”レベルが出力端子１０に現われる。
を参照して説明する。第１、第２の排他論理和回
路１，２は、それぞれ排他否定論理和回路６と
CMOSインバータ７とからなる。上記排他否定
論理和回路６は、第１導電型（本例ではＮチヤネ
ル）の第１、第２のFET８，９の一端同志を接
続して出力端子１０とし、上記第１のFET８の
ゲートと第２のFET９の他端とを接続して第１
の入力端子１１とし、上記第２のFET９のゲー
トと第１のFET８の他端とを接続して第２の入
力端子１２とし、固定電位端子（“１”レベルの
電源電位端子）１３と前記出力端子１０との間に
前記第１導電型とは逆導電型（第２導電型、本例
ではｐチヤネル）の２個のFET１４，１５を直
列に接続すると共にその各ゲートを対応して前記
第１、第２の入力端子１１，１２に接続してなる
ものである。したがつて、第１、第２の入力端子
１１，１２の入力信号（たとえばＡ，Ｂ）が共に
“０”レベルの場合、FET８，９は共にオフ状
態、FET１４，１５は共にオン状態になり、出
力端子１０は“１”レベルになる。また、入力信
号Ａ，Ｂが共に“１”レベルの場合、FET８，
９は共にオン状態、FET１４，１５は共にオフ
状態になり、入力信号レベル“１”がFET８，
９を経て出力端子１０に現われる。また、入力信
号Ａ，Ｂのいずれか一方が“１”レベル、他方が
“０”レベルの場合、FET８，９およびFET１
４，１５はそれぞれいずれか一方がオン状態で他
方がオフ状態になり、FET８，９のうちオン状
態の一方を経て入力信号Ａ，Ｂのうちの一方であ
る“０”レベルが出力端子１０に現われる。
一方、前記選択回路３は、第１の組をなすＰチ
ヤネルFET１６とＮチヤネルFET１７とを直列
に接続すると共にその相互接続点を出力端子１８
とし、第２の組をなすＮチヤネルFET１９とＰ
チヤネルFET２０とを直列に接続すると共にそ
の相互接続点を上記出力端子１８に接続し、これ
らの２組の直列回路を並列に接続し、この並列回
路の両端に対応して第３の入力信号および第２
の入力信号Ｂ反転用のインバータ４の出力信号
を印加する。そして、前記第１の排他論理和回路
１における排他否定論理和回路６およびインバー
タ７の各出力端を対応して上記第１の組のFET
１６，１７のゲートおよび第２の組のFET１９，
２０のゲートに接続している。したがつて、第１
の組のFET１６，１７のゲート入力が“０”、第
２の組のFET１９，２０のゲート入力が“１”
の場合、FET１６，１９がオン状態、FET１７，
２０がオフ状態になり、インバータ４の出力（つ
まり、入力信号Ｂの反転信号）が上記FET１
６，１９を経て出力端子１８に現われ、この出力
端子１８の信号がさらにインバータ５により反転
される。また、上記とは逆に、第１の組のFET
１６，１７のゲート入力が“１”、第２の組の
FET１９，２０のゲート入力が“０”の場合、
FET１７，２０がオン状態、FET１６，１９が
オフ状態になり、第３の入力信号が上記FET
１７，２０を経て出力端子１８に現われ、この出
力端子１８の信号がさらにインバータ５により反
転される。このように選択回路３および２個のイ
ンバータ４，５によつて、３つの入力信号Ａ，
Ｂ，に対する桁上げ信号C0が得られる。なお、
上記選択回路３において、FET１９，２０を省
略してもよい。
ヤネルFET１６とＮチヤネルFET１７とを直列
に接続すると共にその相互接続点を出力端子１８
とし、第２の組をなすＮチヤネルFET１９とＰ
チヤネルFET２０とを直列に接続すると共にそ
の相互接続点を上記出力端子１８に接続し、これ
らの２組の直列回路を並列に接続し、この並列回
路の両端に対応して第３の入力信号および第２
の入力信号Ｂ反転用のインバータ４の出力信号
を印加する。そして、前記第１の排他論理和回路
１における排他否定論理和回路６およびインバー
タ７の各出力端を対応して上記第１の組のFET
１６，１７のゲートおよび第２の組のFET１９，
２０のゲートに接続している。したがつて、第１
の組のFET１６，１７のゲート入力が“０”、第
２の組のFET１９，２０のゲート入力が“１”
の場合、FET１６，１９がオン状態、FET１７，
２０がオフ状態になり、インバータ４の出力（つ
まり、入力信号Ｂの反転信号）が上記FET１
６，１９を経て出力端子１８に現われ、この出力
端子１８の信号がさらにインバータ５により反転
される。また、上記とは逆に、第１の組のFET
１６，１７のゲート入力が“１”、第２の組の
FET１９，２０のゲート入力が“０”の場合、
FET１７，２０がオン状態、FET１６，１９が
オフ状態になり、第３の入力信号が上記FET
１７，２０を経て出力端子１８に現われ、この出
力端子１８の信号がさらにインバータ５により反
転される。このように選択回路３および２個のイ
ンバータ４，５によつて、３つの入力信号Ａ，
Ｂ，に対する桁上げ信号C0が得られる。なお、
上記選択回路３において、FET１９，２０を省
略してもよい。
ところで、前記第１の排他論理和回路１におけ
る排他否定論理和回路６において、第１、第２の
入力端子１１，１２の入力信号Ａ，Ｂが共に
“１”レベルのとき、前述したように出力端子１
０には論理的には“１”レベルが出力する。しか
し、実際の回路動作を考えてみると、この場合に
上記出力端子１０に現われる“１”レベルは、第
１、第２の入力端子１１，１２からそれぞれ対応
してＮチヤネルFET９，８を経て供給されてい
るので、入力信号レベル“１”から上記Ｎチヤネ
ルFET９，８の閾値電圧VTHNだけ低い値となる。
たとえば入力信号レベル“１”が5V、VTHN≒
1.5Vであるとすると、出力端子１０に現われる
“１”レベルは約3.5Vにしかならないという問題
がある。この場合、更に、上記閾値電圧VTHNの
基板バイアス効果を考慮すると、素子の製造方
法、デバイスパラメータによつても異なるが、出
力端子１０の“１”レベルはさらに0.5Vから
1.5V程度低下して全く不十分な値になつてしま
う。
る排他否定論理和回路６において、第１、第２の
入力端子１１，１２の入力信号Ａ，Ｂが共に
“１”レベルのとき、前述したように出力端子１
０には論理的には“１”レベルが出力する。しか
し、実際の回路動作を考えてみると、この場合に
上記出力端子１０に現われる“１”レベルは、第
１、第２の入力端子１１，１２からそれぞれ対応
してＮチヤネルFET９，８を経て供給されてい
るので、入力信号レベル“１”から上記Ｎチヤネ
ルFET９，８の閾値電圧VTHNだけ低い値となる。
たとえば入力信号レベル“１”が5V、VTHN≒
1.5Vであるとすると、出力端子１０に現われる
“１”レベルは約3.5Vにしかならないという問題
がある。この場合、更に、上記閾値電圧VTHNの
基板バイアス効果を考慮すると、素子の製造方
法、デバイスパラメータによつても異なるが、出
力端子１０の“１”レベルはさらに0.5Vから
1.5V程度低下して全く不十分な値になつてしま
う。
上記と同様な問題は、第２の排他論理和回路２
における排他否定論理和回路６においても第１、
第２の入力端子１１，１２の入力信号が共に
“１”レベルのとき（つまり、第３の入力信号
が“１”レベルであり、かつ第１、第２の入力信
号Ａ，Ｂが（“１”，“０”）または（“０”，“１”
）
の組み合わせであつて第１の排他論理和回路１の
出力が“１”レベルのとき）に生じる。
における排他否定論理和回路６においても第１、
第２の入力端子１１，１２の入力信号が共に
“１”レベルのとき（つまり、第３の入力信号
が“１”レベルであり、かつ第１、第２の入力信
号Ａ，Ｂが（“１”，“０”）または（“０”，“１”
）
の組み合わせであつて第１の排他論理和回路１の
出力が“１”レベルのとき）に生じる。
このような問題により、全加算器の回路全体の
動作の安定性が低下し、特に低電圧側の動作電圧
マージンが狭くなり、回路動作の信頼性が低下す
る。この問題は、前記排他否定論理和回路６にお
いて、仮にＮチヤネルFET８，９をそれぞれＰ
チヤネルFETに置き換え、ＰチヤネルFET１４，
１５へ与える固定電位を電源電位から接地電位に
置き換えてもほぼ同様に発生する。この場合は、
２つの入力信号が共に“０”レベルのときに出力
端子１０に現われる“０”レベルが接地電位から
浮くようになり、やはり回路動作の信頼性が損な
われる。
動作の安定性が低下し、特に低電圧側の動作電圧
マージンが狭くなり、回路動作の信頼性が低下す
る。この問題は、前記排他否定論理和回路６にお
いて、仮にＮチヤネルFET８，９をそれぞれＰ
チヤネルFETに置き換え、ＰチヤネルFET１４，
１５へ与える固定電位を電源電位から接地電位に
置き換えてもほぼ同様に発生する。この場合は、
２つの入力信号が共に“０”レベルのときに出力
端子１０に現われる“０”レベルが接地電位から
浮くようになり、やはり回路動作の信頼性が損な
われる。
本発明は上記の事情に鑑みてなされたもので、
比較的少数の素子からなるCMOS回路による回
路動作の高速性、低消費電力、高集積性等の特長
を損なうことなく、簡易な構成により広い動作電
圧マージンを確保し得る全加算器を提供するもの
である。
比較的少数の素子からなるCMOS回路による回
路動作の高速性、低消費電力、高集積性等の特長
を損なうことなく、簡易な構成により広い動作電
圧マージンを確保し得る全加算器を提供するもの
である。
即ち、本発明の全加算器は、前述したような排
他否定論理和回路の２つの入力信号が共に“１”
レベルのときには必らず一方の入力信号の反転信
号として“０”レベルが存在することに着目し、
この“０”レベルをゲートに与えることによりオ
ン状態になるFETを第１の入力端子または第２
の入力端子と出力端子との間に付加接続しておく
ことを特徴とするものである。
他否定論理和回路の２つの入力信号が共に“１”
レベルのときには必らず一方の入力信号の反転信
号として“０”レベルが存在することに着目し、
この“０”レベルをゲートに与えることによりオ
ン状態になるFETを第１の入力端子または第２
の入力端子と出力端子との間に付加接続しておく
ことを特徴とするものである。
これによつて、出力端子には“１”レベル入力
が付加FETを経由して十分なレベルとして現わ
れるので、広い動作電圧マージンを確保すること
が可能になる。また、付加FET数は少なくて済
み、付加FETを制御するために既存の信号を利
用できるので、回路構成は簡易なものとなり、
CMOS回路の特長を活かしつつ高集積化回路を
実現することが可能である。
が付加FETを経由して十分なレベルとして現わ
れるので、広い動作電圧マージンを確保すること
が可能になる。また、付加FET数は少なくて済
み、付加FETを制御するために既存の信号を利
用できるので、回路構成は簡易なものとなり、
CMOS回路の特長を活かしつつ高集積化回路を
実現することが可能である。
以下、図面を参照して本発明の一実施例を詳細
に説明する。第１図に示す全加算器は、集積回路
化されており、第９図を参照して前述した従来の
全加算器に比べて、(1)第１の排他論理和回路１の
排他否定論理和回路６の第１または第２の入力端
子（本例では第１の入力端子１１）と出力端子１
０との間にＰチヤネルFET２１を付加し、この
FET２１のゲートに上記第１または第２の入力
端子の入力信号の反転信号（本例ではインバータ
４の出力信号）を与えるようにした点、(2)第２の
排他論理和回路２の排他論理和回路６の第１また
は第２の入力端子（本例では第２の入力端子１
２）と出力端子１０との間にＰチヤネルFET２
２を付加し、このFET２２のゲートに上記第１
または第２の入力端子の入力信号の反転信号（本
例では前段の第１の排他論理和回路１における排
他否定論理和回路６の出力信号）を与えるように
した点が異なり、その他は第９図中と同じである
ので同じ符号を付してその説明を省略する。
に説明する。第１図に示す全加算器は、集積回路
化されており、第９図を参照して前述した従来の
全加算器に比べて、(1)第１の排他論理和回路１の
排他否定論理和回路６の第１または第２の入力端
子（本例では第１の入力端子１１）と出力端子１
０との間にＰチヤネルFET２１を付加し、この
FET２１のゲートに上記第１または第２の入力
端子の入力信号の反転信号（本例ではインバータ
４の出力信号）を与えるようにした点、(2)第２の
排他論理和回路２の排他論理和回路６の第１また
は第２の入力端子（本例では第２の入力端子１
２）と出力端子１０との間にＰチヤネルFET２
２を付加し、このFET２２のゲートに上記第１
または第２の入力端子の入力信号の反転信号（本
例では前段の第１の排他論理和回路１における排
他否定論理和回路６の出力信号）を与えるように
した点が異なり、その他は第９図中と同じである
ので同じ符号を付してその説明を省略する。
次に、上記構成の全加算器における正論理での
加算動作を説明するが、選択回路３の動作は前述
した従来例の動作と同じであるのでその説明を省
略する。排他否定論理和回路６の動作のうち、２
つの入力信号が共に“０”レベルの場合にはＰチ
ヤネルFET２１，２２はゲートに“１”レベル
が与えられてオフ状態であり、従来例の動作と同
様に固定電位端子１３の“１”レベルがＰチヤネ
ルFET１４，１５を経て十分なレベルを有する
“１”信号として出力端子１０に現われる。また、
２つの入力信号が（“１”，“０”）または（“０”，
“１”）の組み合わせの場合にはＰチヤンネル
FET２１，２２のオン、オフ状態にかかわりな
く従来例の動作と同様に“０”レベルが出力端子
１０に現われる。これに対して、２つの入力信号
が共に“１”レベルの場合には、従来例の動作と
同様にＮチヤネルFET８，９がオン状態になる
が、同時に一方の入力信号の反転信号として必ら
ず生じている“０”レベルがゲートに与えられて
いるＰチヤネルFET２１，２２もオン状態にな
る。これによつて、出力端子１０には“１”レベ
ル入力がＮチヤネルFET８，９を経由すると並
行してＰチヤネルFET２１，２２を経由して現
われるので、ＮチヤネルFET８，９の閾値電圧
VTHNの影響を受けずに十分なレベルを有する
“１”信号が得られる。
加算動作を説明するが、選択回路３の動作は前述
した従来例の動作と同じであるのでその説明を省
略する。排他否定論理和回路６の動作のうち、２
つの入力信号が共に“０”レベルの場合にはＰチ
ヤネルFET２１，２２はゲートに“１”レベル
が与えられてオフ状態であり、従来例の動作と同
様に固定電位端子１３の“１”レベルがＰチヤネ
ルFET１４，１５を経て十分なレベルを有する
“１”信号として出力端子１０に現われる。また、
２つの入力信号が（“１”，“０”）または（“０”，
“１”）の組み合わせの場合にはＰチヤンネル
FET２１，２２のオン、オフ状態にかかわりな
く従来例の動作と同様に“０”レベルが出力端子
１０に現われる。これに対して、２つの入力信号
が共に“１”レベルの場合には、従来例の動作と
同様にＮチヤネルFET８，９がオン状態になる
が、同時に一方の入力信号の反転信号として必ら
ず生じている“０”レベルがゲートに与えられて
いるＰチヤネルFET２１，２２もオン状態にな
る。これによつて、出力端子１０には“１”レベ
ル入力がＮチヤネルFET８，９を経由すると並
行してＰチヤネルFET２１，２２を経由して現
われるので、ＮチヤネルFET８，９の閾値電圧
VTHNの影響を受けずに十分なレベルを有する
“１”信号が得られる。
したがつて、上記全加算器によれば、排他否定
論理和回路６の出力として供給電源電圧の振幅に
等しい論理振幅が得られるようになり、従来例で
問題となつていた特に低電圧側の動作電圧マージ
ンが向上し、回路全体の安定動作が得られる。ま
た、前記閾値電圧VTHNに対する基板バイアス効
果の影響を受けなくなるので、回路動作は基板濃
度等のデバイス・プロセスパラメータの影響を受
けなくなり、量産時の製造マージンが大きくな
る。また、上記全加算器は、使用素子数がインバ
ータ１個当り２個のFETを使用するものとすれ
ば計22個と少ないので、高集積化に適しており、
CMOS構成により低消費電力動作および広い動
作電圧マージンといつた特長を活かして他の
CMOS回路と組み合わせて大規模なシステム
（たとえば並列形乗算器）を１チツプに構築する
ことが工業的に可能になる。
論理和回路６の出力として供給電源電圧の振幅に
等しい論理振幅が得られるようになり、従来例で
問題となつていた特に低電圧側の動作電圧マージ
ンが向上し、回路全体の安定動作が得られる。ま
た、前記閾値電圧VTHNに対する基板バイアス効
果の影響を受けなくなるので、回路動作は基板濃
度等のデバイス・プロセスパラメータの影響を受
けなくなり、量産時の製造マージンが大きくな
る。また、上記全加算器は、使用素子数がインバ
ータ１個当り２個のFETを使用するものとすれ
ば計22個と少ないので、高集積化に適しており、
CMOS構成により低消費電力動作および広い動
作電圧マージンといつた特長を活かして他の
CMOS回路と組み合わせて大規模なシステム
（たとえば並列形乗算器）を１チツプに構築する
ことが工業的に可能になる。
なお、本発明は上記実施例に限られるものでは
なく、第１図の全加算器における第１の入力信号
Ａに代えてその反転信号を入力すれば、第２図
に示す全加算器のように第２の排他論理和回路２
の出力信号として和信号S0が得られる。このよう
な全加算器の動作を表わす真理値表を第３図に示
す。
なく、第１図の全加算器における第１の入力信号
Ａに代えてその反転信号を入力すれば、第２図
に示す全加算器のように第２の排他論理和回路２
の出力信号として和信号S0が得られる。このよう
な全加算器の動作を表わす真理値表を第３図に示
す。
また、上記第２図の全加算器における排他否定
論理和回路６について、固定電位端子１３を接地
電位とし、各FETをそれぞれ逆導電型のものに
置き換えることによつて、第４図に示すように負
論理動作の全加算器を構成してもよい。ここで、
８′，９′はＰチヤネルFET、１４′，１５′，２
１′，２２′はＮチヤネルFETであり、その他は
第２図中と同じであるので同一符号を付してい
る。上記全加算器の動作は第３図に示した真理値
表で表わされるが、その特徴的な点は、排他否定
論理和回路６において２つの入力信号が共に負論
理の“１”レベル（接地電位）の場合に、Ｐチヤ
ネルFET８′，９′がオン状態になると共にゲー
トに“０”レベル（電源電位）が与えられるＮチ
ヤネルFET２１′，２２′もオン状態になるので、
出力端子１０には接地電位の“１”レベルが得ら
れる。
論理和回路６について、固定電位端子１３を接地
電位とし、各FETをそれぞれ逆導電型のものに
置き換えることによつて、第４図に示すように負
論理動作の全加算器を構成してもよい。ここで、
８′，９′はＰチヤネルFET、１４′，１５′，２
１′，２２′はＮチヤネルFETであり、その他は
第２図中と同じであるので同一符号を付してい
る。上記全加算器の動作は第３図に示した真理値
表で表わされるが、その特徴的な点は、排他否定
論理和回路６において２つの入力信号が共に負論
理の“１”レベル（接地電位）の場合に、Ｐチヤ
ネルFET８′，９′がオン状態になると共にゲー
トに“０”レベル（電源電位）が与えられるＮチ
ヤネルFET２１′，２２′もオン状態になるので、
出力端子１０には接地電位の“１”レベルが得ら
れる。
上述したように本発明の全加算器によれば、比
較的少数の素子からなるCMOS回路による回路
動作の高速性、低消費電力、高集積性等の特長を
損なうことなく、簡易な構成により広い動作電圧
マージンを確保できるので、加算器とか並列乗算
器などの構成要素としての使用に適している。
較的少数の素子からなるCMOS回路による回路
動作の高速性、低消費電力、高集積性等の特長を
損なうことなく、簡易な構成により広い動作電圧
マージンを確保できるので、加算器とか並列乗算
器などの構成要素としての使用に適している。
第１図は本発明の全加算器の一実施例を示す回
路図、第２図および第４図はそれぞれ本発明の他
の実施例を示す回路図、第３図は第２図および第
４図の全加算器の動作を示す真理値表、第５図お
よび第７図はそれぞれ従来の全加算器を示すブロ
ツク図、第６図および第８図はそれぞれ対応して
第５図および第７図の全加算器の動作を示す真理
値表、第９図は第７図の全加算器の具体例を示す
回路図である。 １……第１の排他論理和回路、２……第２の排
他論理和回路、３……選択回路、４，５，７……
インバータ回路、６……排他否定論理和回路、
８，９，１４′，１５′，２１′，２２′……Ｎチヤ
ネルFET、８′，９′，１４，１５，２１，２２
……ＰチヤネルFET、１０……出力端子、１１
……第１の入力端子、１２……第２の入力端子。
路図、第２図および第４図はそれぞれ本発明の他
の実施例を示す回路図、第３図は第２図および第
４図の全加算器の動作を示す真理値表、第５図お
よび第７図はそれぞれ従来の全加算器を示すブロ
ツク図、第６図および第８図はそれぞれ対応して
第５図および第７図の全加算器の動作を示す真理
値表、第９図は第７図の全加算器の具体例を示す
回路図である。 １……第１の排他論理和回路、２……第２の排
他論理和回路、３……選択回路、４，５，７……
インバータ回路、６……排他否定論理和回路、
８，９，１４′，１５′，２１′，２２′……Ｎチヤ
ネルFET、８′，９′，１４，１５，２１，２２
……ＰチヤネルFET、１０……出力端子、１１
……第１の入力端子、１２……第２の入力端子。
Claims (1)
- １ 第１の入力信号と第２の入力信号と排他論理
和信号を得る第１の排他論理和回路と、この第１
の排他論理和回路の出力信号と第３の入力信号と
の排他論理和信号を得る第２の排他論理和回路
と、前記第１の排他論理和回路の出力信号に応じ
て前記第１の入力信号および第２の入力信号のい
ずれか一方と前記第３の入力信号とを選択して出
力する選択回路とを具備し、前記第２の排他論理
和回路から和信号を得ると共に前記選択回路から
桁上げ信号を得るようにした全加算器において、
前記２個の排他論理和回路はそれぞれ排他否定論
理和回路とインバータ回路とからなり、上記排他
否定論理和回路は第１導電型の第１のFET（電界
効果トランジスタ）と第２のFETとの一端相互
を接続して出力端子とし、上記第１のFETのゲ
ートと第２のFETの他端とを接続して第１の入
力端子とし、前記第２のFETのゲートと第１の
FETの他端とを接続して第２の入力端子とし、
固定電位端子と前記出力端子との間に前記第１導
電型とは逆導電型である第２導電型の２個の
FETを直列に接続し、この２個のFETの各ゲー
トを対応して前記第１の入力端子および第２の入
力端子に接続し、さらに前記第１の入力端子また
は第２の入力端子と前記出力端子との間に第２導
電型の１個のFETを接続し、この１個のFETの
ゲートに前記第１の入力端子または第２の入力端
子のうち前記第２導電型の１個のFETを接続し
なかつた方の入力信号の反転信号を与えるように
してなることを特徴とする全加算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11810685A JPS61276024A (ja) | 1985-05-31 | 1985-05-31 | 全加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11810685A JPS61276024A (ja) | 1985-05-31 | 1985-05-31 | 全加算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61276024A JPS61276024A (ja) | 1986-12-06 |
| JPH0451855B2 true JPH0451855B2 (ja) | 1992-08-20 |
Family
ID=14728162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11810685A Granted JPS61276024A (ja) | 1985-05-31 | 1985-05-31 | 全加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61276024A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0447254A3 (en) * | 1990-03-16 | 1993-07-28 | C-Cube Microsystems | Array multiplier |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58211252A (ja) * | 1982-06-03 | 1983-12-08 | Toshiba Corp | 全加算器 |
-
1985
- 1985-05-31 JP JP11810685A patent/JPS61276024A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58211252A (ja) * | 1982-06-03 | 1983-12-08 | Toshiba Corp | 全加算器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61276024A (ja) | 1986-12-06 |
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