JPH0451715A - クロック発生回路 - Google Patents
クロック発生回路Info
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- JPH0451715A JPH0451715A JP2159966A JP15996690A JPH0451715A JP H0451715 A JPH0451715 A JP H0451715A JP 2159966 A JP2159966 A JP 2159966A JP 15996690 A JP15996690 A JP 15996690A JP H0451715 A JPH0451715 A JP H0451715A
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- clock
- pulse
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- 230000000630 rising effect Effects 0.000 claims description 14
- 238000001514 detection method Methods 0.000 claims description 13
- 230000003111 delayed effect Effects 0.000 claims description 10
- 230000001934 delay Effects 0.000 claims description 7
- 230000002159 abnormal effect Effects 0.000 abstract description 5
- 230000000979 retarding effect Effects 0.000 abstract 2
- 230000005540 biological transmission Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
伝送路からのデータ誤りを発生させてしまう劣化したク
ロックを正しく補正するクロック発生回路に関し、 伝送されたクロックや受信データからりタイミング用の
クロックを発生するり′ロック発生回路を提供すること
を目的とし、 入力する信号の立ち上がり、或いは立ち下がりから目的
の幅のパルスを1クロック分発生するクロック発生手段
と、入力パルスが加わり該バルスが正常であるかを検出
するパルス検出手段と、該パルス検出手段が正常である
と検出した時は入力パルスを正常でないと検出した時は
前記クロック発生手段の出力を1クロック分遅らせて前
記クロック発生手段に加えるディレィ&選択手段とより
成るように構成する。
ロックを正しく補正するクロック発生回路に関し、 伝送されたクロックや受信データからりタイミング用の
クロックを発生するり′ロック発生回路を提供すること
を目的とし、 入力する信号の立ち上がり、或いは立ち下がりから目的
の幅のパルスを1クロック分発生するクロック発生手段
と、入力パルスが加わり該バルスが正常であるかを検出
するパルス検出手段と、該パルス検出手段が正常である
と検出した時は入力パルスを正常でないと検出した時は
前記クロック発生手段の出力を1クロック分遅らせて前
記クロック発生手段に加えるディレィ&選択手段とより
成るように構成する。
本発明はパルス発生回路に係り、更に詳しくは伝送路か
らのデータ誤りを発生させてしまう劣化したクロックを
正しく補正するクロック発生回路に関する。
らのデータ誤りを発生させてしまう劣化したクロックを
正しく補正するクロック発生回路に関する。
情報処理装置の発展により、データの伝送も高速化して
いる。更に、動画像のような広帯域ディジタルデータの
伝送も行われるようになった。このような広帯域ディジ
タルデータの交換処理をするためには100M b /
s以上のビットレートを処理しなくてはならない。
いる。更に、動画像のような広帯域ディジタルデータの
伝送も行われるようになった。このような広帯域ディジ
タルデータの交換処理をするためには100M b /
s以上のビットレートを処理しなくてはならない。
この100M b / s以上のビットレートを有する
交換機を大規模システムとした場合には、複数のユニッ
トシステムを構成し、入力するデータや制御情報等のデ
ィジタルデータを各ユニット間や、架間を伝送させてい
る。そして各ユニットや架間を伝送するディジタルデー
タを取り込むためのクロックをも伝送し、ディジタルデ
ータの受信側では、すなわち受信するユニットや架間で
はそのクロックを用いてデータを取り込んでいる。すな
わち、次ユニットあるいは次架にディジタルデータクロ
ックと共に伝送することにより、回路構成が簡単で経済
的な広帯域ディジタルデータの交換処理装置を得ている
。
交換機を大規模システムとした場合には、複数のユニッ
トシステムを構成し、入力するデータや制御情報等のデ
ィジタルデータを各ユニット間や、架間を伝送させてい
る。そして各ユニットや架間を伝送するディジタルデー
タを取り込むためのクロックをも伝送し、ディジタルデ
ータの受信側では、すなわち受信するユニットや架間で
はそのクロックを用いてデータを取り込んでいる。すな
わち、次ユニットあるいは次架にディジタルデータクロ
ックと共に伝送することにより、回路構成が簡単で経済
的な広帯域ディジタルデータの交換処理装置を得ている
。
前述した如く、次ユニットあるいは次架へのディジタル
データの伝送には、伝送距離が比較的短いことを利用し
、データと一緒にクロックを伝送して処理する方式が多
く用いられている。そして、そのクロックの伝送にはE
CLで平衡伝送した方式が多く用いられている。しかし
ながら、前述しf、−E CL素子で平衡伝送したとし
ても、ユニット間あるいは架間を伝送するためのノイズ
マージンを十分にとることが困難であり、受信側で伝送
してきたクロックをそのままデータのりタイミングに用
いるとデータを誤る可能性がある。
データの伝送には、伝送距離が比較的短いことを利用し
、データと一緒にクロックを伝送して処理する方式が多
く用いられている。そして、そのクロックの伝送にはE
CLで平衡伝送した方式が多く用いられている。しかし
ながら、前述しf、−E CL素子で平衡伝送したとし
ても、ユニット間あるいは架間を伝送するためのノイズ
マージンを十分にとることが困難であり、受信側で伝送
してきたクロックをそのままデータのりタイミングに用
いるとデータを誤る可能性がある。
第6図は伝送路からの劣化したクロックの波形図である
。期間L@ * Lb r jCを除き目的とする
クロックをECLにより得ることができるが、期間t、
においでは立ち上がりが不十分、区間tbにおいてはパ
ルス幅が不十分、期間tcにおいては立ち上がりが不十
分等、その前の波形によって次の期間におけるクロック
の発生が不十分となることがある。すなわち、受信クロ
ックで受信データをリタイミングすると、データを誤っ
て受信してしまう問題を有していた。
。期間L@ * Lb r jCを除き目的とする
クロックをECLにより得ることができるが、期間t、
においでは立ち上がりが不十分、区間tbにおいてはパ
ルス幅が不十分、期間tcにおいては立ち上がりが不十
分等、その前の波形によって次の期間におけるクロック
の発生が不十分となることがある。すなわち、受信クロ
ックで受信データをリタイミングすると、データを誤っ
て受信してしまう問題を有していた。
本発明は伝送されたクロックや受信データからりタイミ
ング用のクロックを発生するクロック発生回路を提供す
ることを目的とする。
ング用のクロックを発生するクロック発生回路を提供す
ることを目的とする。
第1図は本発明の原理ブロック図である。
クロック発生手段1は入力する信号の立ち上がりあるい
は立ち下がりから目的の幅のパルスを1クロック分発生
する。
は立ち下がりから目的の幅のパルスを1クロック分発生
する。
パルス検出手段2は入力パルスが加わり該パルスが正常
であるかを検出する。このパルス検出手段2は例えば1
クロック分のディレィラインを有し、ディレィラインの
出力を排他的論理オアゲートの一方に加え、また他方の
端子に入力した信号を加え、正常であるかを検出する。
であるかを検出する。このパルス検出手段2は例えば1
クロック分のディレィラインを有し、ディレィラインの
出力を排他的論理オアゲートの一方に加え、また他方の
端子に入力した信号を加え、正常であるかを検出する。
ディレィ&選択手段3は、前記パルス検出手段2が正常
であると検出した時には入力パルスを、前記パルス検出
手段2が正常でないと検出した時は前記クロック発生手
段lの出力を1クロック分遅らせて前記クロック発生手
段1に加える。
であると検出した時には入力パルスを、前記パルス検出
手段2が正常でないと検出した時は前記クロック発生手
段lの出力を1クロック分遅らせて前記クロック発生手
段1に加える。
パルス検出手段2は常に入力パルスが特定時間間隔で入
力するかを検出し、入力しない時、すなわち正常でない
時にはディレィ&選択手段3に対し異常を検出した信号
を加える。ディレィ&選択手段3はこの信号を受けた時
にクロック発生手段1で発生した信号を1クロック分遅
らせて出力する。また、正常であった時には入力パルス
を出力する。このディレィ&選択手段3より出力される
信号によってクロック発生手段lは目的の幅のパルスを
発生する。
力するかを検出し、入力しない時、すなわち正常でない
時にはディレィ&選択手段3に対し異常を検出した信号
を加える。ディレィ&選択手段3はこの信号を受けた時
にクロック発生手段1で発生した信号を1クロック分遅
らせて出力する。また、正常であった時には入力パルス
を出力する。このディレィ&選択手段3より出力される
信号によってクロック発生手段lは目的の幅のパルスを
発生する。
受信状態が異常であった時には内部で発生したパルスを
1クロック分遅らせて再度使用するので確実なりロック
を発生することができる。
1クロック分遅らせて再度使用するので確実なりロック
を発生することができる。
以下、図面を用いて本発明の詳細な説明する。
第2図は本発明の実施例の構成図である。受信クロック
がクロック識別回路10に加わり、クロック識別回路1
0はそのクロックの立ち上がり或いは立ち下がりの変化
点を基に正常性を1!認する。
がクロック識別回路10に加わり、クロック識別回路1
0はそのクロックの立ち上がり或いは立ち下がりの変化
点を基に正常性を1!認する。
そしてその結果を切替回路11に加える。切替回路11
にはパルス発生回路12の出力と受信クロックとが加わ
っており、切替回路11にクロック識別回路10からの
切替信号すなわち正常でない信号が加わった時にはパル
ス発生回路12の信号を選択し、正常であるときには受
信クロックを選択しパルス発生回路12に加える。パル
ス発生回路12は切替回路11より加わるパルスの立ち
上がりや立ち下がりの変化点を基に、要求されているデ
ユーティのクロックを発生する。そのパルス発生回路1
2で発生したクロックは外部へのクロック信号となり、
また受信データが加わるフリップフロップ13のタイミ
ングクロックとなる。
にはパルス発生回路12の出力と受信クロックとが加わ
っており、切替回路11にクロック識別回路10からの
切替信号すなわち正常でない信号が加わった時にはパル
ス発生回路12の信号を選択し、正常であるときには受
信クロックを選択しパルス発生回路12に加える。パル
ス発生回路12は切替回路11より加わるパルスの立ち
上がりや立ち下がりの変化点を基に、要求されているデ
ユーティのクロックを発生する。そのパルス発生回路1
2で発生したクロックは外部へのクロック信号となり、
また受信データが加わるフリップフロップ13のタイミ
ングクロックとなる。
本発明の実施例は特に高速のクロックに対してなされる
ものであり、各素子のディレィタイム等も考慮して設計
することができる。
ものであり、各素子のディレィタイム等も考慮して設計
することができる。
第3図は本発明の実施例の回路図である。受信クロック
はクロック識別回路10内のDタイプフリップフロップ
10−1に加わり、Dタイプフリップフロップ10−1
は自身の反転出力Qを取り込む。すなわち、現在出力し
ているレベルと反対方向のレベルを取り込む。正転出力
Qは排他的論理ノアゲート10−2の一方の入力に、反
転出力Qは前述した如く入力りに加わると共にディレィ
ライン10−3を介し排他的論理ノアゲート102の他
方の端子に加わる。ディレィライン(DELAY−1)
10−3は目的とする1クロック周期分(T時間)の遅
延回路であり、正常なりロックが加わった時、すなわち
1時間遅延後にクロックが加わった時にはディレィライ
ン10−3によって遅延した信号レベルと同じレベルが
加わり、排他的論理ノアゲート10−2はルベルを出力
する。(ディレィライン10−3によって遅延した時に
は、その非反転出力Qは反対レベルであるが、1クロツ
タ後にクロックが加わると反転するので結果的にディレ
ィライン10−3と同一レベルが加わっているならば正
常のクロックが得られたこととなる。)また、1周期後
にクロックが加わらなかった時にはディレィライン10
−3の出力とフリップフロップ10−1の非反転出力と
は反転レベルとなり、排他的論理ノアゲー)10−2は
Oレベルを出力する。
はクロック識別回路10内のDタイプフリップフロップ
10−1に加わり、Dタイプフリップフロップ10−1
は自身の反転出力Qを取り込む。すなわち、現在出力し
ているレベルと反対方向のレベルを取り込む。正転出力
Qは排他的論理ノアゲート10−2の一方の入力に、反
転出力Qは前述した如く入力りに加わると共にディレィ
ライン10−3を介し排他的論理ノアゲート102の他
方の端子に加わる。ディレィライン(DELAY−1)
10−3は目的とする1クロック周期分(T時間)の遅
延回路であり、正常なりロックが加わった時、すなわち
1時間遅延後にクロックが加わった時にはディレィライ
ン10−3によって遅延した信号レベルと同じレベルが
加わり、排他的論理ノアゲート10−2はルベルを出力
する。(ディレィライン10−3によって遅延した時に
は、その非反転出力Qは反対レベルであるが、1クロツ
タ後にクロックが加わると反転するので結果的にディレ
ィライン10−3と同一レベルが加わっているならば正
常のクロックが得られたこととなる。)また、1周期後
にクロックが加わらなかった時にはディレィライン10
−3の出力とフリップフロップ10−1の非反転出力と
は反転レベルとなり、排他的論理ノアゲー)10−2は
Oレベルを出力する。
第4図は本発明の実施例のタイムチャートである。受信
クロック■の立ち下がりでパルスを検出出来なかった場
合(pm)、また立ち上がりでパルスを検出できなかっ
た場合(pb、pc)にはDタイプフリップフロップ1
0−1が動作せず排他的論理ノアゲート10−2の出力
■はOレベルを出力する。なお、他の場合には受信クロ
ック■の立ち上がりでDタイプフリップフロップ10−
1が変化しているので排他的論理ノアゲートの出力はル
ベルである。
クロック■の立ち下がりでパルスを検出出来なかった場
合(pm)、また立ち上がりでパルスを検出できなかっ
た場合(pb、pc)にはDタイプフリップフロップ1
0−1が動作せず排他的論理ノアゲート10−2の出力
■はOレベルを出力する。なお、他の場合には受信クロ
ック■の立ち上がりでDタイプフリップフロップ10−
1が変化しているので排他的論理ノアゲートの出力はル
ベルである。
一方、切替回路11はディレィ(DELAY3、DEL
AY−4)11−1.11−2とその出力が加わる選択
回路11−3とよりなる。前述したクロック識別回路1
0の出力は選択回路11−3に加わり、どちらのディレ
ィラインの信号を出力するかを選択する。なお、受信ク
ロック■はディレィライン11−1に加わり、ディレィ
ライン4にはパルス発生回路12の出力が加わっている
。尚、ディレィライン11−1はT/2+(■−■)時
間の遅延回路であり、ディレィラインl1−2はT”−
(■−■)の遅延回路である。
AY−4)11−1.11−2とその出力が加わる選択
回路11−3とよりなる。前述したクロック識別回路1
0の出力は選択回路11−3に加わり、どちらのディレ
ィラインの信号を出力するかを選択する。なお、受信ク
ロック■はディレィライン11−1に加わり、ディレィ
ライン4にはパルス発生回路12の出力が加わっている
。尚、ディレィライン11−1はT/2+(■−■)時
間の遅延回路であり、ディレィラインl1−2はT”−
(■−■)の遅延回路である。
クロック識別回路IOにおいて受信クロック■が正常で
あると識別した時には選択回路11−3はディレィライ
ン11−1によってほぼ半周期遅れた受信クロックを選
択しパルス発生回路12に加える。すなわちディレィラ
イン11−1の出力■を選択し、パルス発生回路12に
加える。
あると識別した時には選択回路11−3はディレィライ
ン11−1によってほぼ半周期遅れた受信クロックを選
択しパルス発生回路12に加える。すなわちディレィラ
イン11−1の出力■を選択し、パルス発生回路12に
加える。
パルス発生回路12はDタイプフリップフロップ12−
1とディレィライン(DELAY−2)12−2と排他
的論理ノアゲート12−3とよりなる。切替回路11の
出力はDタイプフリップフロップ12−1のクロック端
子に加わり、例えば前述した如く正常クロックであるな
らば受信クロック■に対しほぼ半クロック遅れた信号に
よってDタイプフリップフロップ12−1のクロックと
なる。Dタイプフリップフロップの入力りには反転出力
Qが加わっており、クロックが入ると信号を反転する。
1とディレィライン(DELAY−2)12−2と排他
的論理ノアゲート12−3とよりなる。切替回路11の
出力はDタイプフリップフロップ12−1のクロック端
子に加わり、例えば前述した如く正常クロックであるな
らば受信クロック■に対しほぼ半クロック遅れた信号に
よってDタイプフリップフロップ12−1のクロックと
なる。Dタイプフリップフロップの入力りには反転出力
Qが加わっており、クロックが入ると信号を反転する。
前述したクロック識別回路10のディレィラインは1周
期間の時間遅延を有していたが、パルス発生回路12の
遅延時間は172周期である。これにより、クロックが
加わってから半周期間すなわちディレィライン12−2
のディレィ時間分は同一レベルとなり、排他的論理ノア
ゲート12−3の出力は1となる。第4図においては正
常時にはディレィライン11−1の出力によってDタイ
プフリップフロップを変化させているので、受信クロッ
ク10に比べほぼ半周期遅れた立ち上がりで排他的論理
ノアゲート12−3が1からOに変化する。ディレィラ
イン12−2の遅延時間が経過すると、ディレィライン
12−2の人力は反転出力が加わっているので異なるレ
ベルとなり、排他的論理ノアゲート12−3の出力はO
レベルとなる。すなわち、パルス発生回路12はクロッ
クの基準となる変化点が加わった時に特定のパルス幅の
クロックを発生する。
期間の時間遅延を有していたが、パルス発生回路12の
遅延時間は172周期である。これにより、クロックが
加わってから半周期間すなわちディレィライン12−2
のディレィ時間分は同一レベルとなり、排他的論理ノア
ゲート12−3の出力は1となる。第4図においては正
常時にはディレィライン11−1の出力によってDタイ
プフリップフロップを変化させているので、受信クロッ
ク10に比べほぼ半周期遅れた立ち上がりで排他的論理
ノアゲート12−3が1からOに変化する。ディレィラ
イン12−2の遅延時間が経過すると、ディレィライン
12−2の人力は反転出力が加わっているので異なるレ
ベルとなり、排他的論理ノアゲート12−3の出力はO
レベルとなる。すなわち、パルス発生回路12はクロッ
クの基準となる変化点が加わった時に特定のパルス幅の
クロックを発生する。
一方、第4図のタイムチャートで示す如くパルスpm
r Pb r Pcを選出できなかった時には、ク
ロック識別回路10の出力である信号■は0レベルとな
り、ディレィライン11−2の信号を選択する。ディレ
ィライン11−2の入力には前述したパルス発生回路1
2の出力信号が加わっており、非正常、すなわち異常と
判断したときに1周期遅れたパルス発生回路の信号を再
度パルス発生回路12に加えている。これにより受信ク
ロックが一時的に抜けても(pa〜po)、その抜けた
間は1周期遅れたクロックを再度使用してパルスを発生
するので選択回路11−3からは常にパルスが出力され
ると共に、パルス発生回路12によって正しい時間幅の
パルス幅を有するクロックをすなわち補正クロックを出
力する。なお、ディレィライン11−1はDタイプフリ
ップフロップ10−1、排他的論理ノアゲート10−2
の遅延時間を考慮した遅延時間を有し、またディレィラ
イン11−4はDタイプフリップフロップ、排他的ノア
ゲート12−3による遅延時間を考慮した遅延時間とし
ている。すなわちディレィライン112は仮に素子の遅
延時間がない場合には半周期の遅延時間となるが、例え
ば信号■が立ち上がってから信号■が立ち上がるまでの
時間を補正し総合で半周期の遅延時間としている。
r Pb r Pcを選出できなかった時には、ク
ロック識別回路10の出力である信号■は0レベルとな
り、ディレィライン11−2の信号を選択する。ディレ
ィライン11−2の入力には前述したパルス発生回路1
2の出力信号が加わっており、非正常、すなわち異常と
判断したときに1周期遅れたパルス発生回路の信号を再
度パルス発生回路12に加えている。これにより受信ク
ロックが一時的に抜けても(pa〜po)、その抜けた
間は1周期遅れたクロックを再度使用してパルスを発生
するので選択回路11−3からは常にパルスが出力され
ると共に、パルス発生回路12によって正しい時間幅の
パルス幅を有するクロックをすなわち補正クロックを出
力する。なお、ディレィライン11−1はDタイプフリ
ップフロップ10−1、排他的論理ノアゲート10−2
の遅延時間を考慮した遅延時間を有し、またディレィラ
イン11−4はDタイプフリップフロップ、排他的ノア
ゲート12−3による遅延時間を考慮した遅延時間とし
ている。すなわちディレィライン112は仮に素子の遅
延時間がない場合には半周期の遅延時間となるが、例え
ば信号■が立ち上がってから信号■が立ち上がるまでの
時間を補正し総合で半周期の遅延時間としている。
以上述べたように受信クロックがレベルを誤るようなり
ロックであり、仮にその1クロック分が抜けたとしても
、そのクロックが正常であるが否かを判別し抜けている
時には1周期遅れたパルスを発生し、それを選択的に用
いているので補正クロックは常に正しいクロックとなり
、その出力タイミングによって受信データをリタイミン
グすることにより正常な受信データを受信することがで
きる。
ロックであり、仮にその1クロック分が抜けたとしても
、そのクロックが正常であるが否かを判別し抜けている
時には1周期遅れたパルスを発生し、それを選択的に用
いているので補正クロックは常に正しいクロックとなり
、その出力タイミングによって受信データをリタイミン
グすることにより正常な受信データを受信することがで
きる。
前述した本発明の実施例においてはクロックが抜ける場
合をも考慮して抜けた時にクロックを発生すべき回路を
動作させ補正クロックとして発生しているが、入力とし
て受信クロックでなくてもよい。例えば第5図(a)の
本発明の応用構成図に示す如く、受信クロックの代わり
に受信データをクロック識別部10並びに切替回路11
に加え、受信データからクロックを発生してもよい。こ
の場合入力信号は常に0101と繰り返されるわけでは
ないが、常に第5図(b)の如く入力信号である受信デ
ータの立ち上がりにおいて常にデータが変化しているか
をクロック識別回路10で識別し変化してない時、例え
ば第5図(b)■のOOOと続く領域(ZX)や111
と続く領域(lY)等においてもその間内部において1
周期分のディレィをもってクロックを発生しているので
それに対応したパルスを順次発生することができ、受信
データからクロックを発生し、受信データをリタイミン
グすることができる。特に第5図ら)に示す如く受信デ
ータは0101と変化するときが最大の変化であるのに
対し、クロックはその2倍の変化でOlを繰り返さなく
てはならず、高速のロジックを使ったとしてもクロック
が非常に高いものとなり、それを伝送しようとした場合
多くのエラーが発生するが、本発明によればエラーが発
生してもデータを補正したり、また受信データからクロ
ックを発生するので的確にデータを受信することができ
る。
合をも考慮して抜けた時にクロックを発生すべき回路を
動作させ補正クロックとして発生しているが、入力とし
て受信クロックでなくてもよい。例えば第5図(a)の
本発明の応用構成図に示す如く、受信クロックの代わり
に受信データをクロック識別部10並びに切替回路11
に加え、受信データからクロックを発生してもよい。こ
の場合入力信号は常に0101と繰り返されるわけでは
ないが、常に第5図(b)の如く入力信号である受信デ
ータの立ち上がりにおいて常にデータが変化しているか
をクロック識別回路10で識別し変化してない時、例え
ば第5図(b)■のOOOと続く領域(ZX)や111
と続く領域(lY)等においてもその間内部において1
周期分のディレィをもってクロックを発生しているので
それに対応したパルスを順次発生することができ、受信
データからクロックを発生し、受信データをリタイミン
グすることができる。特に第5図ら)に示す如く受信デ
ータは0101と変化するときが最大の変化であるのに
対し、クロックはその2倍の変化でOlを繰り返さなく
てはならず、高速のロジックを使ったとしてもクロック
が非常に高いものとなり、それを伝送しようとした場合
多くのエラーが発生するが、本発明によればエラーが発
生してもデータを補正したり、また受信データからクロ
ックを発生するので的確にデータを受信することができ
る。
以上述べたように本発明によれば、クロックが受信側に
おいて抜けたとしても正常にデータをリタイミングして
受信することができる。
おいて抜けたとしても正常にデータをリタイミングして
受信することができる。
またデータを受信するだけでデータから正しくクロック
を生成すると共にデータを正しく受信することができる
。また、クロックを伝送することが必要でないので伝送
距離を長くすることも可能となる。
を生成すると共にデータを正しく受信することができる
。また、クロックを伝送することが必要でないので伝送
距離を長くすることも可能となる。
第1図は本発明の原理ブロック図、
第2図は本発明の実施例の構成図、
第3図は本発明の実施例の回路図、
第4図は本発明の実施例のタイムチャート、第5図(a
)は本発明の応用構成図、 第5図ら)は本発明の実施例のタイムチャート、第6図
は伝送路からの劣化したクロックの波形図である。 1・・・クロック発生手段、 2・・・パルス検出手段、 3・・・ディレィ&選択手段。
)は本発明の応用構成図、 第5図ら)は本発明の実施例のタイムチャート、第6図
は伝送路からの劣化したクロックの波形図である。 1・・・クロック発生手段、 2・・・パルス検出手段、 3・・・ディレィ&選択手段。
Claims (1)
- 【特許請求の範囲】 1)入力する信号の立ち上がり、或いは立ち下がりから
目的の幅のパルスを1クロック分発生するクロック発生
手段(1)と、 入力パルスが加わり該パルスが正常であるかを検出する
パルス検出手段(2)と、 該パルス検出手段(2)が正常であると検出した時は入
力パルスを、正常でないと検出した時は前記クロック発
生手段(1)の出力を1クロック分遅らせて前記クロッ
ク発生手段(1)に加えるディレィ&選択手段(3)と
より成ることを特徴とするクロック発生回路。 2)前記パルス検出手段(2)は1クロック分の遅延手
段を有し、1クロック分遅れた信号と入力パルスとが一
致しているかを判別し、正常のクロックであるかを検出
することを特徴とする請求項1記載のクロック発生回路
。 3)前記入力パルスは受信クロックであり、クロック発
生手段(1)で発生するクロックで、受信データをリタ
イミングすることを特徴とする請求項1記載のクロック
発生回路。 4)前記入力パルスは受信データであることを特徴とす
る請求項1記載のクロック発生回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2159966A JPH0451715A (ja) | 1990-06-20 | 1990-06-20 | クロック発生回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2159966A JPH0451715A (ja) | 1990-06-20 | 1990-06-20 | クロック発生回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0451715A true JPH0451715A (ja) | 1992-02-20 |
Family
ID=15705064
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2159966A Pending JPH0451715A (ja) | 1990-06-20 | 1990-06-20 | クロック発生回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0451715A (ja) |
-
1990
- 1990-06-20 JP JP2159966A patent/JPH0451715A/ja active Pending
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