JPH0450657Y2 - - Google Patents
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- JPH0450657Y2 JPH0450657Y2 JP1987074243U JP7424387U JPH0450657Y2 JP H0450657 Y2 JPH0450657 Y2 JP H0450657Y2 JP 1987074243 U JP1987074243 U JP 1987074243U JP 7424387 U JP7424387 U JP 7424387U JP H0450657 Y2 JPH0450657 Y2 JP H0450657Y2
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- signal
- input
- output
- terminal
- circuit
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- 244000145845 chattering Species 0.000 claims description 33
- 238000010586 diagram Methods 0.000 description 5
- 230000002265 prevention Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
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- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Description
【考案の詳細な説明】
〔考案の技術分野〕
本考案はスイツチやリレー等のスイツチング素
子が操作された際発生するノイズやチヤタリング
を除去して正確なスイツチング信号を得るチヤタ
リング除去回路に関するものである。
子が操作された際発生するノイズやチヤタリング
を除去して正確なスイツチング信号を得るチヤタ
リング除去回路に関するものである。
第５図ａ，ｂは従来のチヤタリング除去回路の
回路図である。
回路図である。
同図ａは、プルアツプ抵抗Ｒに接続されている
入力端子２０から入力するスイツチ等の操作信号
がインバータ２１を介して４ビツトシフトレジス
タ２２へ入力する。その際操作信号にノイズ又は
チヤタリング成分が含まれているかどうかを判断
する為、４ビツトシフトレジスタ２２の出力状態
をData端子へ供給しておき、同時にデイレイ回
路２３を介してイクスクルーシブORゲート（以
下Ｅ−ORゲートで示す）２４で上述の操作信号
と前の出力信号とを比較することにより、同信号
であれば信号変化がない為ノイズ等の入力はない
ものとしてData端子へ供給されている上述のデ
ータを４ビツトシフトレジスタ２２内へ取り込
み、異信号であればクロツク信号φ1，φ2によつ
て操作信号をシフトし同時にＥ−ORゲート２４
でデイレイ回路２３の出力と操作信号を順次比較
する。この時操作信号にノイズ等の成分が含まれ
ていて、Ｅ−ORゲート２４の２入力が同信号レ
ベルになる時があると、４ビツトシフトレジスタ
２２にはData端子へ供給されている変化前の操
作信号レベルがロードされる。
入力端子２０から入力するスイツチ等の操作信号
がインバータ２１を介して４ビツトシフトレジス
タ２２へ入力する。その際操作信号にノイズ又は
チヤタリング成分が含まれているかどうかを判断
する為、４ビツトシフトレジスタ２２の出力状態
をData端子へ供給しておき、同時にデイレイ回
路２３を介してイクスクルーシブORゲート（以
下Ｅ−ORゲートで示す）２４で上述の操作信号
と前の出力信号とを比較することにより、同信号
であれば信号変化がない為ノイズ等の入力はない
ものとしてData端子へ供給されている上述のデ
ータを４ビツトシフトレジスタ２２内へ取り込
み、異信号であればクロツク信号φ1，φ2によつ
て操作信号をシフトし同時にＥ−ORゲート２４
でデイレイ回路２３の出力と操作信号を順次比較
する。この時操作信号にノイズ等の成分が含まれ
ていて、Ｅ−ORゲート２４の２入力が同信号レ
ベルになる時があると、４ビツトシフトレジスタ
２２にはData端子へ供給されている変化前の操
作信号レベルがロードされる。
そして、この処理により、Ｅ−ORゲート２４
は、操作信号と４ビツトシフトレジスタ２２から
の出力信号とを比較し、４ビツト出力される間に
ノイズ等の成分が操作信号に含まれなくなれば、
上述のようにロードされた４ビツトのデータを出
力後、ノイズ等を含まない操作信号をさらに出力
し、チヤタリング又はノイズ成分が出力端子２
０′から出力されることを防止するものである。
は、操作信号と４ビツトシフトレジスタ２２から
の出力信号とを比較し、４ビツト出力される間に
ノイズ等の成分が操作信号に含まれなくなれば、
上述のようにロードされた４ビツトのデータを出
力後、ノイズ等を含まない操作信号をさらに出力
し、チヤタリング又はノイズ成分が出力端子２
０′から出力されることを防止するものである。
また、同図ｂのチヤタリング除去回路は、例え
ばスイツチSWの操作信号がONになると、RSフ
リツプフロツプ２６の出力は、“０”になり、こ
の信号がインバータ２７を介してＤ型フリツプフ
ロツプ２８の出力Q1はφ2に同期して“１”を出
力し、この信号はさらに、FF２９に伝達され、
次のクロツク信号φ2に同期してQ2も“１”を出
力する。
ばスイツチSWの操作信号がONになると、RSフ
リツプフロツプ２６の出力は、“０”になり、こ
の信号がインバータ２７を介してＤ型フリツプフ
ロツプ２８の出力Q1はφ2に同期して“１”を出
力し、この信号はさらに、FF２９に伝達され、
次のクロツク信号φ2に同期してQ2も“１”を出
力する。
一方、FF２８へ入力するクロツク信号φ2は、
ANDゲート３０、ゲートアレイ３１を介してFF
２８とFF２９の出力信号によつて制御される。
すなわち、Q1，Q2が（１，０）または（０，１）
のときは、FF２８へのφ2の入力が禁止され、従
つて、スイツチSWがチヤタリング等によりＬ信
号からＨ信号へあるいはＨ信号からＬ信号へ変化
しても、Q1が変化した直後のクロツクφ2はFF２
８への入力を禁止され、クロツク信号φ2が２ク
ロツク出力される間はチヤタリング等によつて操
作信号は影響されない。
ANDゲート３０、ゲートアレイ３１を介してFF
２８とFF２９の出力信号によつて制御される。
すなわち、Q1，Q2が（１，０）または（０，１）
のときは、FF２８へのφ2の入力が禁止され、従
つて、スイツチSWがチヤタリング等によりＬ信
号からＨ信号へあるいはＨ信号からＬ信号へ変化
しても、Q1が変化した直後のクロツクφ2はFF２
８への入力を禁止され、クロツク信号φ2が２ク
ロツク出力される間はチヤタリング等によつて操
作信号は影響されない。
上述の様な従来のチヤタリング除去回路におい
ては、通常チヤタリングが数msと長い為、チヤ
タリング除去の為に使用するクロツク信号φ1，
φ2は長い周期の信号を用いている。
ては、通常チヤタリングが数msと長い為、チヤ
タリング除去の為に使用するクロツク信号φ1，
φ2は長い周期の信号を用いている。
この為、この様なチヤタリング除去回路を使用
するLSI（大規模集積回路）では電源オン時の初
期設定の為に同じクロツク信号φ1，φ2によりリ
セツト信号を作成するので、リセツト信号の出力
に時間を要し、電源オンから初期設定までに長時
間を要する。従つて、電源オン時から、スイツチ
等の操作信号を検出できない出力不定状態が長時
間続く。
するLSI（大規模集積回路）では電源オン時の初
期設定の為に同じクロツク信号φ1，φ2によりリ
セツト信号を作成するので、リセツト信号の出力
に時間を要し、電源オンから初期設定までに長時
間を要する。従つて、電源オン時から、スイツチ
等の操作信号を検出できない出力不定状態が長時
間続く。
また、第５図ａに示した回路の場合には、ノイ
ズ成分が多いと、これをチヤタリングとみなして
しまう場合がある。第６図ａはこの動作を説明す
るタイムチヤートであり、ノイズ等は上述のよう
に除去できるはずであるが、クロツク信号φ2は
４ビツトシフトレジスタ２２、デイレイ回路２３
の両方に入力しているため、シフトレジスタ２２
の出力信号が同時にＥ−ORゲート２４へ出力さ
れる場合もあり、この場合、ノイズ信号が影響し
てData端子へ前の４ビツトのデータをLOADし
てしまい出力端子２０′へ出力される信号に誤り
（４ビツトの遅れ）が生じる。
ズ成分が多いと、これをチヤタリングとみなして
しまう場合がある。第６図ａはこの動作を説明す
るタイムチヤートであり、ノイズ等は上述のよう
に除去できるはずであるが、クロツク信号φ2は
４ビツトシフトレジスタ２２、デイレイ回路２３
の両方に入力しているため、シフトレジスタ２２
の出力信号が同時にＥ−ORゲート２４へ出力さ
れる場合もあり、この場合、ノイズ信号が影響し
てData端子へ前の４ビツトのデータをLOADし
てしまい出力端子２０′へ出力される信号に誤り
（４ビツトの遅れ）が生じる。
また、第５図ｂに示す回路では、ノイズ等の信
号がクロツク信号φ2の周期の２倍より長い場合
には、クロツク信号φ2の周期又はＤ型フリツプ
フロツプの段数を増加しなければならない。さら
に第６図ｂのタイムチヤートに示す様に、例えば
スイツチSWからの入力信号にノイズが含まれる
と、Ｄ型フリツプフロツプ２８の入力は直ちにハ
イレベルとなるがＤ型フリツプフロツプ２８，２
９の出力Q1，Q2は上述の様に信号が異なる時２
クロツク間信号を出力し、DFF２８の出力はノ
イズが一旦検出されると、２クロツク分誤信号を
出力することになる。
号がクロツク信号φ2の周期の２倍より長い場合
には、クロツク信号φ2の周期又はＤ型フリツプ
フロツプの段数を増加しなければならない。さら
に第６図ｂのタイムチヤートに示す様に、例えば
スイツチSWからの入力信号にノイズが含まれる
と、Ｄ型フリツプフロツプ２８の入力は直ちにハ
イレベルとなるがＤ型フリツプフロツプ２８，２
９の出力Q1，Q2は上述の様に信号が異なる時２
クロツク間信号を出力し、DFF２８の出力はノ
イズが一旦検出されると、２クロツク分誤信号を
出力することになる。
本考案は、上記従来の欠点に鑑み、チヤタリン
グ成分又はノイズ成分の幅が長くてもチヤタリン
グ等を除去でき、また、チヤタリング除去回路を
含むLSI等の回路電源オン時の出力不定状態を短
縮することを可能とするチヤタリング除去回路を
提供することを目的とする。
グ成分又はノイズ成分の幅が長くてもチヤタリン
グ等を除去でき、また、チヤタリング除去回路を
含むLSI等の回路電源オン時の出力不定状態を短
縮することを可能とするチヤタリング除去回路を
提供することを目的とする。
本考案は上記目的を達成するために、入力端子
に入力するスイツチング手段からの状態信号から
不要な信号を除去して出力端子に出力するチヤタ
リング除去回路において、第１の周期のクロツク
信号を発生する第１のクロツク信号発生手段と、
前記第１の周期より長い第２の周期のクロツク信
号を発生する第２のクロツク信号発生手段と、回
路状態を初期化するリセツト手段と、該リセツト
手段による初期化後所定期間は前記第１の周期の
クロツク信号を選択し、前記所定期間経過後は前
記第２の周期のクロツク信号を選択する選択手段
と、該選択手段により選択されたクロツク信号が
所定数出力される間前記状態信号の状態が継続し
た場合、前記状態信号を前記出力端子に出力させ
る信号状態保持回路とからなることを特徴とす
る。
に入力するスイツチング手段からの状態信号から
不要な信号を除去して出力端子に出力するチヤタ
リング除去回路において、第１の周期のクロツク
信号を発生する第１のクロツク信号発生手段と、
前記第１の周期より長い第２の周期のクロツク信
号を発生する第２のクロツク信号発生手段と、回
路状態を初期化するリセツト手段と、該リセツト
手段による初期化後所定期間は前記第１の周期の
クロツク信号を選択し、前記所定期間経過後は前
記第２の周期のクロツク信号を選択する選択手段
と、該選択手段により選択されたクロツク信号が
所定数出力される間前記状態信号の状態が継続し
た場合、前記状態信号を前記出力端子に出力させ
る信号状態保持回路とからなることを特徴とす
る。
以下本考案の実施例について図面を参照しなが
ら詳述する。
ら詳述する。
第１図は本考案に係るチヤタリング除去回路の
回路図である。同図において、入力端子１には図
示しないスイツチ又はリレー等が接続され、スイ
ツチ、リレー等の操作信号（オン／オフ信号）が
入力する。また、クロツク端子２には図示しない
クロツク発信回路が接続され、所定周期のクロツ
ク（CLK）信号が入力する。このクロツク信号
は本実施例のクロツク除去回路を内蔵するLSI内
のシステムクロツクでもある。
回路図である。同図において、入力端子１には図
示しないスイツチ又はリレー等が接続され、スイ
ツチ、リレー等の操作信号（オン／オフ信号）が
入力する。また、クロツク端子２には図示しない
クロツク発信回路が接続され、所定周期のクロツ
ク（CLK）信号が入力する。このクロツク信号
は本実施例のクロツク除去回路を内蔵するLSI内
のシステムクロツクでもある。
分周回路３は上述のクロツク信号を所定段分周
し、数msオーダーの分周信号（Ｔ−CK）信号を
出力する回路である。セレクタ４は／Ｂ端子へ
入力するリセツト（）信号に従つてＡ端
子へ入力するクロツク信号又はＢ端子へ入力する
上述の分周回路３からのＴ−CK信号のいずれか
を選択する回路である。上述の信号は図
示しないパルス発生回路から端子５へ入力する信
号でもあり、例えば本実施例のチヤタリング除去
回路を内蔵するLSIの電源投入後短時間で出力さ
れる。セレクタ４は信号がロー（以下Ｌ
で示す）レベルであればＡ端子へ入力するクロツ
ク信号をＹ端子より出力し、ハイ（以下Ｈで示
す）レベルであれば、Ｂ端子へ入力するＴ−CK
信号をＹ端子より出力する。
し、数msオーダーの分周信号（Ｔ−CK）信号を
出力する回路である。セレクタ４は／Ｂ端子へ
入力するリセツト（）信号に従つてＡ端
子へ入力するクロツク信号又はＢ端子へ入力する
上述の分周回路３からのＴ−CK信号のいずれか
を選択する回路である。上述の信号は図
示しないパルス発生回路から端子５へ入力する信
号でもあり、例えば本実施例のチヤタリング除去
回路を内蔵するLSIの電源投入後短時間で出力さ
れる。セレクタ４は信号がロー（以下Ｌ
で示す）レベルであればＡ端子へ入力するクロツ
ク信号をＹ端子より出力し、ハイ（以下Ｈで示
す）レベルであれば、Ｂ端子へ入力するＴ−CK
信号をＹ端子より出力する。
デイレイフリツプフロツプ（以下D.FFで示す）
６は、上述の入力端子１から入力するスイツチ等
の操作信号の変化をセレクタ４からのクロツク信
号又は−信号に同期してＱ端子から出力す
る回路である。インバータ７は上述のクロツク信
号又はＴ−CK信号を反転して後述するＮビツト
シフトレジスタ８のクロツク信号又はＴ−CK信
号として供給するための回路である。
６は、上述の入力端子１から入力するスイツチ等
の操作信号の変化をセレクタ４からのクロツク信
号又は−信号に同期してＱ端子から出力す
る回路である。インバータ７は上述のクロツク信
号又はＴ−CK信号を反転して後述するＮビツト
シフトレジスタ８のクロツク信号又はＴ−CK信
号として供給するための回路である。
Ｅ−OR９は、上述の操作信号及び後述するD.
FF１１からの出力信号が入力し、操作信号のＨ
又はＬ状態と、上述の出力信号のＨ又はＬ状態が
同じであれば（（Ｈ，Ｈ）又は（Ｌ，Ｌ）であれ
ば）ANDゲート１０へＬ信号を出力し、ANDゲ
ート１０へ入力する信号がＨレベルの時
（非リセツト時）、Ｌ信号をＮビツトシフトレジス
タ８のSHIFT／端子へ出力する。また逆
に、Ｅ−OR９に入力する操作信号及びD.FF１１
からの出力信号の状態が異なれば（（Ｌ，Ｈ）又
は（Ｈ，Ｌ）であれば）ANDゲート１０へＨ信
号を出力し、ANDゲート１０へ同じく
信号がＨレベルのとして入力していればＨ信号を
Ｎビツトシフトレジスタ８のSHIFT／端
子へ出力する。
FF１１からの出力信号が入力し、操作信号のＨ
又はＬ状態と、上述の出力信号のＨ又はＬ状態が
同じであれば（（Ｈ，Ｈ）又は（Ｌ，Ｌ）であれ
ば）ANDゲート１０へＬ信号を出力し、ANDゲ
ート１０へ入力する信号がＨレベルの時
（非リセツト時）、Ｌ信号をＮビツトシフトレジス
タ８のSHIFT／端子へ出力する。また逆
に、Ｅ−OR９に入力する操作信号及びD.FF１１
からの出力信号の状態が異なれば（（Ｌ，Ｈ）又
は（Ｈ，Ｌ）であれば）ANDゲート１０へＨ信
号を出力し、ANDゲート１０へ同じく
信号がＨレベルのとして入力していればＨ信号を
Ｎビツトシフトレジスタ８のSHIFT／端
子へ出力する。
また、ANDゲート１０へ入力する信
号がロ−レベルの時（リセツト時）にはANDゲ
ート１０の出力はＬレベルとなり、SHIFT／
LOAD端子へＬ信号を出力する。
号がロ−レベルの時（リセツト時）にはANDゲ
ート１０の出力はＬレベルとなり、SHIFT／
LOAD端子へＬ信号を出力する。
Ｎビツトシフトレジスタ８は、上述の
SHIFT／端子へ入力する信号がＨレベル
の時SHIFTモード、Ｌレベルの時LOADモード
の動作を行う。LOADモードでは、CK端子へ入
力する上述のクロツク信号又は−信号の立
ち上がりで、パラレルIN（PARALLEL IN）端
子DA〜DNに入力しているパラレルデータを内部
の図示しないシフトレジスタへ全ビツトロードす
る。SHIFTモードでは、シリアルIN（Serial
IN）端子より入力する信号をCK端子へ入力する
上述の信号の立ち上がりで、１ビツトずつ内部の
シフトレジスタにシフトする。QN端子からは、
シフトレジスタのデータがシリアルにCK端子へ
供給される信号に同期して出力される。
SHIFT／端子へ入力する信号がＨレベル
の時SHIFTモード、Ｌレベルの時LOADモード
の動作を行う。LOADモードでは、CK端子へ入
力する上述のクロツク信号又は−信号の立
ち上がりで、パラレルIN（PARALLEL IN）端
子DA〜DNに入力しているパラレルデータを内部
の図示しないシフトレジスタへ全ビツトロードす
る。SHIFTモードでは、シリアルIN（Serial
IN）端子より入力する信号をCK端子へ入力する
上述の信号の立ち上がりで、１ビツトずつ内部の
シフトレジスタにシフトする。QN端子からは、
シフトレジスタのデータがシリアルにCK端子へ
供給される信号に同期して出力される。
セレクタ１２は前述のセレクタ４と同様に構成
され、端子へ入力する信号がＬレ
ベルであればＡ端子へ入力する信号を選択し、Ｈ
レベルであればＢ端子へ入力するＮビツトシフト
レジスタ８の出力信号を選択する。この様にして
選択された信号はＮビツトシフトレジスタ８のパ
ラレルIN端子DA〜DNへ出力される。
され、端子へ入力する信号がＬレ
ベルであればＡ端子へ入力する信号を選択し、Ｈ
レベルであればＢ端子へ入力するＮビツトシフト
レジスタ８の出力信号を選択する。この様にして
選択された信号はＮビツトシフトレジスタ８のパ
ラレルIN端子DA〜DNへ出力される。
D.FF１１は前述のD.FF６と同様の構成であ
り、Ｎビツトシフトレジスタ８の出力信号をＤ端
子へ取入れた後、セレクタ４で選択されたクロツ
ク信号又はＴ−CK信号が入力すると、Ｄ端子へ
取入れた出力信号をＱ端子から出力する回路であ
る。
り、Ｎビツトシフトレジスタ８の出力信号をＤ端
子へ取入れた後、セレクタ４で選択されたクロツ
ク信号又はＴ−CK信号が入力すると、Ｄ端子へ
取入れた出力信号をＱ端子から出力する回路であ
る。
以上の様な構成のチヤタリング除去回路におい
て、第２図〜第４図のタイムチヤートを用いて各
動作説明を述べる。
て、第２図〜第４図のタイムチヤートを用いて各
動作説明を述べる。
第２図はLSIの電源をオンした場合のタイムチ
ヤートである。
ヤートである。
電源をオンした時は信号はＬレベルに
設定されている。この為セレクタ４ではＡ端子へ
入力する信号を選択し、セレクタ１２でもＡ端子
へ入力するクロツク信号を選択する。したがつ
て、Ｎビツトシフトレジスタ８のCK端子に入力
する信号もセレクタ４で選択された同じクロツク
信号が反転されたクロツク信号である。
設定されている。この為セレクタ４ではＡ端子へ
入力する信号を選択し、セレクタ１２でもＡ端子
へ入力するクロツク信号を選択する。したがつ
て、Ｎビツトシフトレジスタ８のCK端子に入力
する信号もセレクタ４で選択された同じクロツク
信号が反転されたクロツク信号である。
このクロツク信号は前述の様に、LSIのシステ
ムクロツクと同じ周期の短い信号であり、Ｎビツ
トシフトレジスタ８を高速で動作させることにな
る。また、ANDゲート１０へＬ信号（RESET
信号）が入力するのでＮビツトシフトレジスタ８
のSHIFT／LOAD端子へはＬ信号が入力し、Ｎ
ビツトシフトレジスタ８はLOADモードに設定
される。従つて、Ｎビツトシフトレジスタ８では
CK端子へ入力するクロツク信号の立ち上がりで、
パラレルデータをロードする。このパラレルデー
タはセレクタ１２のＡ端子へ入力するフリツプフ
ロツプ６を介した入力信号（操作信号）が選択さ
れているので、パワーオン後最大２クロツクで入
力信号（操作信号）と同レベルの信号が〔出力〕
に得られる。
ムクロツクと同じ周期の短い信号であり、Ｎビツ
トシフトレジスタ８を高速で動作させることにな
る。また、ANDゲート１０へＬ信号（RESET
信号）が入力するのでＮビツトシフトレジスタ８
のSHIFT／LOAD端子へはＬ信号が入力し、Ｎ
ビツトシフトレジスタ８はLOADモードに設定
される。従つて、Ｎビツトシフトレジスタ８では
CK端子へ入力するクロツク信号の立ち上がりで、
パラレルデータをロードする。このパラレルデー
タはセレクタ１２のＡ端子へ入力するフリツプフ
ロツプ６を介した入力信号（操作信号）が選択さ
れているので、パワーオン後最大２クロツクで入
力信号（操作信号）と同レベルの信号が〔出力〕
に得られる。
すなわち、第２図に示す様に、この時入力端子
１へ接続れる入力信号（操作信号）はＬレベルで
あるので、このデータは始めのクロツクC1でD.
FF６からセレクタ１２を介してＮビツトシフト
レジスタ８内へ取込まれる。その後、次のクロツ
ク信号C2によつてシフトレジスタ内の“Ｌ”デ
ータがD.FF１１を介して出力されるのでその後
〔出力〕は上述のＬレベルを出力できる。しかも、
この時のクロツク信号は上述の様にシステムクロ
ツクと同じ周期であり、電源オンから短時間で出
力を安定させることができる。
１へ接続れる入力信号（操作信号）はＬレベルで
あるので、このデータは始めのクロツクC1でD.
FF６からセレクタ１２を介してＮビツトシフト
レジスタ８内へ取込まれる。その後、次のクロツ
ク信号C2によつてシフトレジスタ内の“Ｌ”デ
ータがD.FF１１を介して出力されるのでその後
〔出力〕は上述のＬレベルを出力できる。しかも、
この時のクロツク信号は上述の様にシステムクロ
ツクと同じ周期であり、電源オンから短時間で出
力を安定させることができる。
一方、その後信号がＨレベルに設定さ
れると、セレクタ４ではＢ端子を選択し、周期の
長いＴ−CK信号が選択され、セレクタ１２でも
Ｂ端子へ入力するＮビツトシフトレジスタ８から
の出力信号を選択する。したがつて、RESET信
号がＨレベルとなつた後はＮビツトシフトレジス
タ８は数msオーダの−信号で動作すること
になる。
れると、セレクタ４ではＢ端子を選択し、周期の
長いＴ−CK信号が選択され、セレクタ１２でも
Ｂ端子へ入力するＮビツトシフトレジスタ８から
の出力信号を選択する。したがつて、RESET信
号がＨレベルとなつた後はＮビツトシフトレジス
タ８は数msオーダの−信号で動作すること
になる。
また、ANDゲート１０へＨ信号（信
号）が入力するのでＮビツトシフトレジスタ８の
SHIFT／端子へはＥ−OR９へ入力するD.
FF６からの信号とD.FF１１からの信号が同じ時
Ｎビツトシフトレジスタ８をLOADモードに設
定する。この為、チヤタリングがなく、入力信号
（操作信号）が第３図に示す様にＬ→Ｈ→Ｌと変
化した場合、Ｅ−ORゲート９では入力信号がＬ
→Ｈへ変化した次のＴ−CK信号に同期して信号
が異なるのでLOADモードからSHIFTモードへ
切換える。この時前のLOADモードでＮビツト
シフトレジスタ８のQN出力のＬ信号がセレクタ
１２を介してパラレルIN端子へ入力しており、
以後Ｎビツト（本タイムチヤートではＮ＝４で示
している）QNからシフトレジスタ内のＬ信号を
出力し、Ｎ＋１ビツト（本タイムチヤートでは５
ビツト）目にQNから（５ビツト前にシリアルIN
端子より取込んだ）Ｈ信号が出力される。このＨ
信号はＤ，FF１１を介してＥ−ORゲート９へ出
力し、Ｅ−ORゲート９には入力信号のＨ信号
と、Ｄ，FF１１からのＨ信号が入力するのでＥ
−ORゲート９ではＬ信号を出力し、Ｎビツトシ
フトレジスタ８をLOADモードに再設定する。
以後パラレルIN端子より入力するＨ信号を順次
クロツク信号が入力する毎にビツトシフトし、
Ｄ，FF１１を介してＨ信号を出力する。その後
入力信号がＨレベルからＬレベルに変わると、上
述と同様にＥ−ORゲート９では入力する両信号
が異なるので、Ｈ信号をSHIFT／端子へ
供給して、再度Ｎビツトシフトレジスタ８を
SHIFTモードとし、前のQN出力のＨ信号を以後
４ビツト続けて出力する。
号）が入力するのでＮビツトシフトレジスタ８の
SHIFT／端子へはＥ−OR９へ入力するD.
FF６からの信号とD.FF１１からの信号が同じ時
Ｎビツトシフトレジスタ８をLOADモードに設
定する。この為、チヤタリングがなく、入力信号
（操作信号）が第３図に示す様にＬ→Ｈ→Ｌと変
化した場合、Ｅ−ORゲート９では入力信号がＬ
→Ｈへ変化した次のＴ−CK信号に同期して信号
が異なるのでLOADモードからSHIFTモードへ
切換える。この時前のLOADモードでＮビツト
シフトレジスタ８のQN出力のＬ信号がセレクタ
１２を介してパラレルIN端子へ入力しており、
以後Ｎビツト（本タイムチヤートではＮ＝４で示
している）QNからシフトレジスタ内のＬ信号を
出力し、Ｎ＋１ビツト（本タイムチヤートでは５
ビツト）目にQNから（５ビツト前にシリアルIN
端子より取込んだ）Ｈ信号が出力される。このＨ
信号はＤ，FF１１を介してＥ−ORゲート９へ出
力し、Ｅ−ORゲート９には入力信号のＨ信号
と、Ｄ，FF１１からのＨ信号が入力するのでＥ
−ORゲート９ではＬ信号を出力し、Ｎビツトシ
フトレジスタ８をLOADモードに再設定する。
以後パラレルIN端子より入力するＨ信号を順次
クロツク信号が入力する毎にビツトシフトし、
Ｄ，FF１１を介してＨ信号を出力する。その後
入力信号がＨレベルからＬレベルに変わると、上
述と同様にＥ−ORゲート９では入力する両信号
が異なるので、Ｈ信号をSHIFT／端子へ
供給して、再度Ｎビツトシフトレジスタ８を
SHIFTモードとし、前のQN出力のＨ信号を以後
４ビツト続けて出力する。
以上のように動作させて、同図に〔出力〕で示
す入力信号と同じ信号を出力する。
す入力信号と同じ信号を出力する。
次に、チヤタリングが存在する場合について第
４図を用いて説明する。同図に示す〔入力〕の
、、は、入力信号が実際にはＬレベルであ
るにもかかわらずノイズとしてＨレベル信号が含
まれている場合を示し、同図に示すは入力信号
が実際にはＨレベルであるにもかかわらず、ノイ
ズとしてＬレベル信号が含まれている場合を示
す。
４図を用いて説明する。同図に示す〔入力〕の
、、は、入力信号が実際にはＬレベルであ
るにもかかわらずノイズとしてＨレベル信号が含
まれている場合を示し、同図に示すは入力信号
が実際にはＨレベルであるにもかかわらず、ノイ
ズとしてＬレベル信号が含まれている場合を示
す。
この場合、電源投入時ではないので、
信号はＨレベルであり、第３図で説明したと同様
に、セレクタ４ではＢ端子へ入力する周期の長い
Ｔ−CK信号を選択し、セレクタ１２でもＢ端子
へ入力するＮビツトシフトレジスタ８からの出力
信号を選択している。
信号はＨレベルであり、第３図で説明したと同様
に、セレクタ４ではＢ端子へ入力する周期の長い
Ｔ−CK信号を選択し、セレクタ１２でもＢ端子
へ入力するＮビツトシフトレジスタ８からの出力
信号を選択している。
先ず、ノイズの様なパルス巾の短いノイズの
場合には、Ｄ，FF６のＤ端子へノイズが入力
しても、周期の長いＴ−CK信号がセレクタ４か
ら入力するまで時間があり、同図に示す様に、ノ
イズはＴ−CK信号が立ち上るまでの間に立ち
下がり以降の回路に影響を与えない。
場合には、Ｄ，FF６のＤ端子へノイズが入力
しても、周期の長いＴ−CK信号がセレクタ４か
ら入力するまで時間があり、同図に示す様に、ノ
イズはＴ−CK信号が立ち上るまでの間に立ち
下がり以降の回路に影響を与えない。
次に、ノイズに示すように比較的長いノイズ
の場合には、Ｄ，FF６のＤ端子へノイズが入
力すると、ノイズのＨ信号はＥ−OR回路９へ
出力される。Ｅ−ORゲート９では、Ｄ−FF１１
から出力される信号が異なるのでANDゲート１
０を介してＨ信号をＮビツトシフトレジスタ８へ
供給し、Ｎビツトシフトレジスタ８をSHIFT状
態とする。従つて、Ｎビツトシフトレジスタ８は
SHIFTモードを実行し、前のLOADモード時に
設定されたＮビツトシフトレジスタ８内のＬ信号
をＴ−CK1信号で出力し、次のＴ−CK2信号の際
にはノイズは立ち下がつているのでＥ−ORゲ
ート９ではＬ信号を出力し、Ｎビツトシフトレジ
スタ８はLOADモードを実行する。従つて、こ
の時もＬ信号をQNより出力しノイズの影響を
除去できる。
の場合には、Ｄ，FF６のＤ端子へノイズが入
力すると、ノイズのＨ信号はＥ−OR回路９へ
出力される。Ｅ−ORゲート９では、Ｄ−FF１１
から出力される信号が異なるのでANDゲート１
０を介してＨ信号をＮビツトシフトレジスタ８へ
供給し、Ｎビツトシフトレジスタ８をSHIFT状
態とする。従つて、Ｎビツトシフトレジスタ８は
SHIFTモードを実行し、前のLOADモード時に
設定されたＮビツトシフトレジスタ８内のＬ信号
をＴ−CK1信号で出力し、次のＴ−CK2信号の際
にはノイズは立ち下がつているのでＥ−ORゲ
ート９ではＬ信号を出力し、Ｎビツトシフトレジ
スタ８はLOADモードを実行する。従つて、こ
の時もＬ信号をQNより出力しノイズの影響を
除去できる。
また、同様にノイズの場合も上述のようにし
てノイズにより入力信号がＨレベルになつた時
も、前のLOADモード時に元の信号レベル（Ｌ
レベル）が全てのパラレルDA〜DNへロ−ドされ
ている為、CK端子へＴ−CK信号が入力する毎に
出力QNから元の信号レベルを有するＬ信号を順
次Ｄ，FF１１へ出力する。従つて、Ｅ−ORゲー
ト９へ入力する両信号が同じレベルになるまで、
ノイズに影響されることなく出力QNよりＬ信
号が出力される。
てノイズにより入力信号がＨレベルになつた時
も、前のLOADモード時に元の信号レベル（Ｌ
レベル）が全てのパラレルDA〜DNへロ−ドされ
ている為、CK端子へＴ−CK信号が入力する毎に
出力QNから元の信号レベルを有するＬ信号を順
次Ｄ，FF１１へ出力する。従つて、Ｅ−ORゲー
ト９へ入力する両信号が同じレベルになるまで、
ノイズに影響されることなく出力QNよりＬ信
号が出力される。
次に、入力信号がハイレベルに変化した後、同
図にで示すようなノイズが発生した場合につい
ては、前述のノイズと同様に、周期の長いＴ−
CK信号がセレクタ４から入力するまで時間があ
り、同図に示すように、ノイズは微小な時間の
ローレベル状態であり、サンプルされず、以降の
回路に影響を与えない。
図にで示すようなノイズが発生した場合につい
ては、前述のノイズと同様に、周期の長いＴ−
CK信号がセレクタ４から入力するまで時間があ
り、同図に示すように、ノイズは微小な時間の
ローレベル状態であり、サンプルされず、以降の
回路に影響を与えない。
以上の様に、電源投入直後ではリセツトによる
不定状態を極力短くする為短いクロツク信号を用
いて制御するので、短時間で出力状態を安定させ
ることができ、リセツト終了後は、時間幅の長い
チヤタリング又はノイズに対応させて長い周期の
Ｔ−CK信号を用いて制御でき、チヤタリング、
ノイズ等も有効に除去できる。
不定状態を極力短くする為短いクロツク信号を用
いて制御するので、短時間で出力状態を安定させ
ることができ、リセツト終了後は、時間幅の長い
チヤタリング又はノイズに対応させて長い周期の
Ｔ−CK信号を用いて制御でき、チヤタリング、
ノイズ等も有効に除去できる。
以上詳細に説明したように本考案によれば、電
源投入後短時間で出力を安定させることができ、
かつチヤタリングやノイズの幅が長くても誤動作
の可能性がほとんど無い、安定したチヤタリング
除去回路を提供できる。
源投入後短時間で出力を安定させることができ、
かつチヤタリングやノイズの幅が長くても誤動作
の可能性がほとんど無い、安定したチヤタリング
除去回路を提供できる。
第１図は本実施例のチヤタリング防止回路の回
路図、第２図は本実施例のチヤタリング防止回路
の電源オン時のタイムチヤート、第３図は本実施
例のチヤタリング防止回路のチヤタリング等が無
い時のタイムチヤート、第４図は本実施例のチヤ
タリング防止回路のチヤタリング等が発生した時
のタイムチヤート、第５図ａ，ｂは従来のチヤタ
リング防止回路の回路図、第６図ａ，ｂは従来の
チヤタリング防止回路のタイムチヤートである。 ３……分周回路、４，１２……セレクタ、６，
１１……D.FF、８……Ｎビツトシフトレジスタ、
９……Ｅ−ORゲート、１０……ANDゲート。
路図、第２図は本実施例のチヤタリング防止回路
の電源オン時のタイムチヤート、第３図は本実施
例のチヤタリング防止回路のチヤタリング等が無
い時のタイムチヤート、第４図は本実施例のチヤ
タリング防止回路のチヤタリング等が発生した時
のタイムチヤート、第５図ａ，ｂは従来のチヤタ
リング防止回路の回路図、第６図ａ，ｂは従来の
チヤタリング防止回路のタイムチヤートである。 ３……分周回路、４，１２……セレクタ、６，
１１……D.FF、８……Ｎビツトシフトレジスタ、
９……Ｅ−ORゲート、１０……ANDゲート。
Claims (1)
- 【実用新案登録請求の範囲】 入力端子に入力するスイツチング手段からの状
態信号から不要な信号を除去して出力端子に出力
するチヤタリング除去回路において、 第１の周期のクロツク信号を発生する第１のク
ロツク信号発生手段と、 前記第１の周期より長い第２の周期のクロツク
信号を発生する第２のクロツク信号発生手段と、 回路状態を初期化するリセツト手段と、 該リセツト手段による初期化後所定期間は前記
第１の周期のクロツク信号を選択し、前記所定期
間経過後は前記第２の周期のクロツク信号を選択
する選択手段と、 該選択手段により選択されたクロツク信号が所
定数出力される間前記状態信号の状態が継続した
場合、前記状態信号を前記出力端子に出力させる
信号状態保持回路とからなることを特徴とするチ
ヤタリング除去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987074243U JPH0450657Y2 (ja) | 1987-05-18 | 1987-05-18 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987074243U JPH0450657Y2 (ja) | 1987-05-18 | 1987-05-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63183722U JPS63183722U (ja) | 1988-11-25 |
| JPH0450657Y2 true JPH0450657Y2 (ja) | 1992-11-30 |
Family
ID=30919277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987074243U Expired JPH0450657Y2 (ja) | 1987-05-18 | 1987-05-18 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0450657Y2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6135439A (ja) * | 1984-07-27 | 1986-02-19 | Konishiroku Photo Ind Co Ltd | 静電記録装置 |
-
1987
- 1987-05-18 JP JP1987074243U patent/JPH0450657Y2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6135439A (ja) * | 1984-07-27 | 1986-02-19 | Konishiroku Photo Ind Co Ltd | 静電記録装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63183722U (ja) | 1988-11-25 |
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