JPH04504478A - 整数割り算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 整数割り算回路 技術分野 この発明は一般に信号処理の分野に関係し、かつより詳細には二進整数入力に関 して割り算動作を行う回路に関係する。

背景技術 デジタル信号処理の応用において、特定の機能を実行するためにデジタル回路の ハードウェアで整数の割り算機能を実現することが望まれる。典型的な応用では 、除算器（ｄｉｖｉｄｅｒ）はＡＭ受信機の一部に含まれている。

受信機内部のデジタル−アナログ変換器は受信信号と及びあるレートの基準信号 をサンプリングし、かつ除算器は基準信号によって受信入力信号を除算すること によって正規化動作を行う。除算動作は連続（実時間二ｒｅａｌ　ｔｉｍｅ）で あり、かつサンプリング期間の一部分内で実行される。受信信号は除算器の分子 人力Ｎを構成し、かつ基準信号は分母人力りを構成する。しかしながら割り算動 作の結果は正確な値ではないかも知れなく、かつある誤りがその結果となる商の 中に存在するかも知れない。

第１図は伝統的な４ビツトＸ４ビツトの除算回路を示し、それは、繰り返し引き 算を使用して、Ｘ３からｘＯのビットで表わされる４デジツトの被除数Ｘを、Ｙ ３からＹＯのビットで表される除数Ｙで除算する。被除数Ｘは、制御人力１５を 有する３ステートのバッファデバイス６θのバッファ６１．６２．６３、及び６ ４を介してレジスタ９０にロードされる。制御人力１５は、ブロック８０に示さ れる回路と共同して、割り算動作の初期段階においてのみ被除数Ｘがレジスタ９ ０にロードされるのを許す。レジスタ９０は４ビツトの全加算器２０の第一人力 ＡＯｌＡｌ、Ａ２、及びＡ３に結合した各々の出力ＱＯ５Ｑ１、Ｑ２、及びＱ３ を有する４個のＤタイプのフリップフロップ１１．１２．１３、及び１４から構 成される。除数入力Ｙ３からＹＯは反転デバイス３０の反転ゲート３１．３２． ３３、及び３４に結合され、かつ除数Ｙの１の補数を生成する。反転デバイス３ ０の出力は加算器２０の第二人力ＢＯｌＢｌ、Ｂ２、及びＢ３に結合される。Ａ ＮＤゲート４０の出力は、レジスタ９０のクロック入力に結合され、一方でＡＮ Ｄゲート４０の入力は加算器２０のキャリイ出力Ｃ２及びクロック信号２５に結 合される。加算器２０のキャリイ入力Ｃ１は二個の完全なＹ入力を生成するため に論理１に設定される。ＡＮＤゲート４０の出力はｚ３からｚＯで表される出力 ２を有する４ビツトカウンタ５０に結合される。カウンタ５０は、被除数Ｘがレ ジスタ９０にロードされた後で、０の初期設定を有する。

Ｘ＞Ｙと仮定すると、Ｃ２出力は初期には１に設定されるであろう、そしてそれ ゆえにＡＮＤゲート４０がイネーブルされる。差Ｘ−Ｙが加算器２０の出力Ｓ３ 、Ｂ２、Ｓｌ及びＳＯに現れる。クロックスイッチ７０を閉じた後で、第一のク ロックパルスは差Ｘ−Ｙをレジスタにロードし、かつカウンタ５０を一つ進めも するであろう。加算器２０の数値出力は、［（Ｘ−Ｙ）−Ｙ］　、または（Ｘ　 −２Ｙ）に等しいであろう。もしＣ２が今なお論理１であるならば、ＡＮＤゲー ト４０はイネーブルされ、かつ第二のクロックパルスがＸ−２Ｙをレジスタにロ ードし、かっカウンタを第二段階に進めるであろう。もしｎ個のクロックパルス の後で、残りがＹよりも少な（なれば、Ｃ２は論理０になる。

ＡＮＤゲート４０は今やディスエーブルされ、かつカウンタ５０が止まるであろ う。それゆえに商Ｚはカウンタから読み出される。

い（つかのデジタル信号処理回路では、１クロックサイクル以内に割り算動作を 実行することが必要である。除算回路１０はシーケンシャルモードで作動するゆ えに、割り真速度が重大であるアプリケーションには望ましくない。

更に二個の整数の二進数のデジタル割り算動作では、整数の商を提供するために その結果は丸められる。しかしながら信号の振幅を正規化するために、広範囲の 入力振幅にわたって比較的一様な誤りを有することが望ましい。

除算器１０のようなシーケンシャル回路のもう一つの欠点は、それと等価な組合 せ論理回路よりも多くの電力を消費することである。これは主に、除算器１０の マルチクロッキングの性質による。

発明の概要 従って、本発明の目的は、１クロツクサイクル内で割り算動作を実行できる除算 回路を提供することである。

本発明の他の目的は、広範囲の入力にわたって制御された誤りを有する除算回路 を提供することである。

要するに本発明によれば、商量力を生成するための除算回路が、分子入力及び分 母入力を有するものとして提供される。比例係数（ｓｃａｌｅ　ｆａｃｔｏｒ） は分母入力の大きさから得られる。比例係数は予め決められた範囲内で、一定の 割合で尺度変更された（ｓｃａｌｅｄ）分母を生成するために分母の大きさを変 える。尺度変更された分母出力は、尺度変更された分母の逆数を生成するために 、尺度変更された分母を逆にするための手段に結合される。

二つの入力を乗じる手段は、分子入力、及び尺度変更された商を生成するために 尺度変更された分母の逆数に結合される。

図面の簡単な説明 第１図は、従来技術の４ビツトｘ４ビツトの除算回路の回路図である。

第２図は、本発明に係わる除算回路の概略的ブロック図である。

第３図は、好ましい比例係数回路の回路図である。

第４図は、好ましい分母の尺度変更回路の回路図である。

第５図は、知られている送信ゲートを構成するスイッチコラムの回路図である。

第６図は、好ましい分子の尺度変更回路の回路図である。

第７図は、６４バイトの読み出し専用メモリ（ＲＯＭ）の図である。

第８図は、組合せ変更されたブース８ビツトＸ８ビツト乗算器の図である。

好ましい実施例の詳細な説明 第２図を参照すると、整数の除算器１００のブロック図が示される。除算器１０ ０は整数の分子人力Ｎ及び整数の分母人力りを受け取り、かつ整数の高出力Ｑを 生成する。

高出力Ｑは分子Ｎを分母りで割った結果を表す。分母り及び分子Ｎは予め決めら れた範囲に限定される。除算器１００の好ましい実施例では、分母りはＤＯから Ｄ１２迄のビットで表される１３ビツトの二進数であり、かつ分子はビットＮｏ からＮ１５で表される１６ビツトの二進数である。

分母りは正の二進数であり、かつ分子Ｎは記号付きの二進数である。本発明は負 の分母の存在を検出し、かつ分子と分母の両方の符号を反転することによって、 符号付きの分母を扱うように適応することができる。分母りは６４から８．１９ １迄の範囲内にあるように選択され、かつ分子は−１６３８４から＋１６３８３ 迄の範囲内にあるように選択された。これらの範囲は任意であって、かつ本発明 は任意の所望の範囲で機能させることができる。

比例係数には分母りの大きさに基づいてブロック４００で計算される。このブロ ックの実現及び動作は第３図と関連して議論される。比例係数にはに１からに７ 迄によって表される値であって、それは分母り及び分子Ｎを縮尺するために使用 される。尺度変更は２の累乗によって行われるが、その理由は２の累乗による尺 度変更が二進数をシフトすることによって成し遂げられるからである。従ってブ ロック４００は比例係数を提供するための手段を構成し、そこでは比例係数が分 母の大きさから導き出される。

分母りはブロック２００で２の累乗で尺度変更され、そのブロック２００の構成 及び動作は第４図に関連して述べられる。分母りはブロック４００において決め られたように、Ｋという係数によって尺度変更される。尺度変更された分母ＳＤ は、６４から１２７迄という予め決められた範囲内の値であり、かつそれはＳＤ ＯからＳＤ５迄によって表される。従ってブロック２００は分母を尺度変更する ための手段を構成する。

分子Ｎはブロック３００で２の累乗で尺度変更され、そのブロック３００の構成 及び動作は第６図と関連して述べられる。分子Ｎは２・Ｋという係数によって尺 度変更され、ＳＮＯからＳＮ７迄によって表される８ビツトの尺度変更された分 子ＳＮを生成する。尺度変更された分子ＳＮは−１２７から＋１２８迄の間に位 置される。最上位ビット（ＭＳＢ）ＳＮ７は分子Ｎの符号を表す。分子の尺度変 更の構成及び動作は、分母のそれと同様である。従って、ブロック３００は分子 を尺度変更するための手段を制定する。

ブロック５００は尺度変更された分母ＳＤの逆数を提供する。尺度変更された分 母ＳＤの逆数は整数ではないので、ブロック５００は５ＲＤ７から５ＲＤＯ迄に より表される整数の尺度変更された分母の逆数ＳＲＤを生成するように、任意の 一定な係数により逆数にした結果を掛けるように配慮されている。ブロック５０ ０のハードウェア構成は第７図に関連して述べられる。従ってブロック５００は 尺度変更された分母出力を逆数にするための手段を制定する。

乗算器６００は尺度変更された分子ＳＮに尺度変更された分母の逆数ＳＲＤを掛 けるために使用され、かつそれはＳＱＯから５Ｑ１５によって表される尺度変更 された商ＳＱを提供する。様々なスケールファクタが使用されるために後の尺度 変更ブロック（ｐｏｓｔ　ｓｃａｌｉｎｇ　ｂｌ　ｏ　ｃ　ｋ）　７００を、尺 度変更された商ＳＱを一定の係数によって尺度変更するために追加することがで きる。アプリケーションによっては、割り算動作の正確な結果を得ることが必要 でなくてもよく、その代わりに相対的な商の結果で十分でありうる。

当業者は、もし相対的な割り算の結果が望まれるならば、分子Ｎの尺度変更、尺 度変更された商ＳＱ、またはそれら両方が除算器１００に内蔵されなくてもよい ことを理解するであろう。

好ましい除算器１００のハードウェア実現では、各ブロックは組合せ論理回路か ら構成される。組合せ論理回路の使用は、消費電力の効率化はもちろん実質的に より高速の除算回路に供する。

第３図を参照すると、第２図の比例係数ブロック４００の好ましいハードウェア 構成が示される。動作上、比例係数回路４００は分母りの６個の最上位ビットＤ １２−ＤｉＧ内で一番左の論理１を検出し、かつ比例係数ビットに７からＫｌ迄 により表される比例係数Ｋを提供する。分母入力Ｄ１２からＤＯ迄のビットは組 合せ論理ブロック４１０から４６０迄にそれぞれ結合され、かつ相補出力ビット に２バーからに７バー迄とに２からに７迄を提供する。分母りの最上位ビットＤ １２はブロック４１０に結合され、そのブロック４１０は、Ｄ１２ビットが論理 １かまたは論理Ｏであるかどうかを決めるために、知られている論理ゲートから 構成される。もしもＤ１２が論理１であるならば、Ｎ７はセットされ（論理１に なり）、かつに６からに１迄のビットはクリアされる（論理０になる）。同様に 、Ｄｌｌが論理１かまたは論理０であるかどうかを決めるために、Ｄｌｌはブロ ック４２０に結合される。もしもＤｌｌが論理１であり、かつＤ１２が論理０で あるならば、Ｋ６はセットされ（論理１になり）かつに７及びに５からに１迄の ビットはクリアされる（論理０になる）。従ってに５からに２迄の比例係数ビッ トの内の一つは、もしもそれぞれの対応する分母のＤｌｏからＤ７迄のビットが 論理１を有する一番左の最上位ビットであるならば、セットされるであろう。比 例係数ビットに１及びその補数のに１バーは比例係数に７からに２迄のビットを 論理ブロック４７０の回路に入力することによって提供される。論理ブロック４ ７０は、もしもに７からに２迄の比例係数（スケールファクタ）ビットの内のど れもセットされないならば、Ｋ１をセットする。第３図の回路図を参照すると、 当業者は、論理１を有する一番左の最上位分母ビットに応じて、Ｋ７からに１迄 の出力ビットの内の１ビツトのみがセットされることを理解することができる。

それゆえに、６４から８１９１迄の範囲を有する分母りにとって、比例係数には １．２．４．８．１６．３２及び６４の７個の値の内の一個をとることができる のみである。第３図の回路４００は同じ機能を実行するために他の知られた論理 回路構成を使用して実現できることは注目されるべきである。

第４図を参照すると、第２図の尺度変更ブロック２００の好ましいハードウェア 構成が示される。第４図の尺度変５からＳＤＯ迄の尺度変更された分母出力ビッ トを提供するためにＤｌｌからＤＯ迄の分母入力ビット及びに７からに１迄の比 例係数ビットを受ける。分母の範囲は６４から８１９１迄である。好ましい尺度 変更回路２００は、スイッチ列（ｓｗｆ　ｔ　ｃｈ　ｃｏ　ｌｕｍｎ）ＫＤＩか らスイッチ列ＫＤ７までを含む主にスイッチマトリックス構成である。

第５図を参照すると、スイッチ列ＫＤの回路図が示される。スイッチ列ＫＤは０ ＭＯ８のバッファゲート２１０にシリーズに結合された６個の独立した０ＭＯ８ の送信または伝達ゲート２２０から構成される。バッファゲート２１０と共同し て送信ゲート２２０は、スイッチ列ＫＤのために独立したスイッチング機構を構 成する。各スイッチは入力２３０及び出力２４０を有し、かつ２個の相補制御信 号２６０及び２７０によって制御される。制御信号２６０及びその相補制御信号 ２７０が、送信ゲート２２０を開くかまたは閉じるために提供される。相補的な 制御信号２６０及び２７０は、静的な動作及びＣＭＯＳの送信ゲート２２０の低 消費電力化に供することが知られている。バッファゲート２１０は送信ゲート２ ２０の入力容量を克服するために提供され、かつスイッチング速度を上げる。送 信ゲート２２０の制御信号２６０は一緒に結合される。同様に送信ゲート２２０ の相補制御信号２７０が一緒に結合される。

制御信号２６０と及び２７０はＫＤ７からＫＤＩ迄の各スイッチ列の２つの相補 共通制御を含む。各スイッチ列はに７からに１迄の対応する比例係数ビット及び それらのに７バーからに１バー迄の相補ビットによって制御される。

理解を容易にするために、各スイッチ列の制御を述べる時にはに７からに１迄の 比例係数ビットのみを参照し、Ｋ７バーからに１バー迄の相補比例係数ビットを 参照することは避ける。以下に述べるように、ＤＯからＤｌｌ迄の入力分母ビッ トは対応するスイッチ入力２３０に結合され、ＳＤ５からＳＤＯ迄の尺度変更さ れた分母出力は対応するスイッチ出力２４０に結合される。

さて第４図に戻ると、スイッチ列ＫＤＩはＤＯからＤＯ迄とＳＤ６からＳＤＯ迄 の間に結合され、その一方でスイッチ列ＫＤ２はＤ７からＤ１迄とＳＤ５からＳ ＤＯ迄の間に独立に結合される。同様なスイッチ列ＫＤ３からＫＤ７はその次の ６個の分母ビットをＳＤ５からＳＤＯ迄の尺度変更された分母ビットに独立に結 合する。Ｋ７からに１迄のどの比例係数ビットをセットしても対応するスイ・ソ チ列を閉じる。前述したように、Ｋ７からに１迄の比例係数ビットの内の１ビツ トのみが一度にセットされ、それゆえにＫＤ７からＫＤＩ迄のスイッチ列の内の １個のみが閉じられる。尺度変更回路２００は、ＤｌｌからＤＯ迄の分母ビット を比例係数Ｋにより決められるビット数だけ、右にシフトする。数学的には上記 動作は次の式によって示される。

５Ｄ＝Ｄ／Ｋ　（１） 従って８１９１という分母りに対して、比例係数には６４に等しく、かつ尺度変 更された分母ＳＤは１２７に等しい。

同様に６４という分母りに対して、比例係数には１に等しく、かつ尺度変更され た分母ＳＤは６４に等しい。それゆえに特定された範囲に対して、尺度変更され た分母ＳＤは常に６４から１２７迄の数である。

ＳＤ５からＳＤＯ迄の尺度変更された分母ビットは半ば尺度変更された（ｑｕａ ｓｉ　５ｃａｌｅｄ）分母の値ＳＤ′を表し、かつ尺度変更された分母ＳＤは次 の式によって決められる。

５Ｄ＝６４＋ＳＤ’　（２） この関係は、（６４から１２７迄の）尺度変更結果の最上位ビットが常に１であ って、かつＳＤ５からＳＤＯ迄の尺度変更された分母ビットには現れないという 事実による。

従って最上位ビットＤ１２は尺度変更回路２００には結合されない。なぜなら、 もしＤ１２が論理１でないならば、Ｄ１２はドントケア値になる。（さもなけれ ば、分母りの値はＤｌｌからＤＯ迄によって表すことができる。）たとえ分母ビ ットＤ１２が論理１であっても、比例係数には６４であり、かつ尺度変更された 分母ＳＤのために望まれる結果を第２式に従って得ることができる。言い換えれ ばＤ１２が論理１である時には、その意味は第２式の中に埋め込まれている。特 定された分母の範囲内で比例係数にの全ての値（すなわち７個の値）に対して、 半ば尺度変更された分母ＳＤ’　はＯから６３迄の範囲の間の値を繰り返し有す るであろう。次の例は４０９６から８１９１迄、及び６４から１２７迄の二つの 別々の分母の範囲を説明する。

第一に、４０９６　（二進１．００００，００００．００００）という分母の値 を仮定すると、Ｎ７がセットされる（Ｄ１２は論理１となる）。それゆえにＤｌ ｌからＤ６迄の分母ビットは、ＳＤ５からＳＤＯ迄の尺度変更された分母ビット に接続され、ＳＤ“をＯに等しくする。。同様に８１９１　（二進１，１，１１ １，１１１１．１１１１）という分母の値を仮定すると、Ｎ７はセットされたま まであって、かつ半ば尺度変更された分母ＳＤ’　が６３に等しくなる。それゆ えに４０９６から８１９１迄の分母の範囲に対して、半ば尺度変更された分母Ｓ Ｄ’　は０から６３迄の範囲内にある。

第二に、６４（二進０．００００．０１００．００００）という分母の値を仮定 すると、Ｋ１はセットされる（Ｄ６は一番左の論理１となる）。かくしてＤ５か らＤＯ迄の分母ビットはＳＤ、５からＳＤＯ迄の尺度変更された分母ビットに接 続され、ＳＤ’　を０に等しくする。最後に、１２７（二進０，００００．０１ １，１１１１）という分母の値を仮定すると、Ｎ７はセットされたままであって 、かつ尺度変更された分母ＳＤが６３に等しくなる。また、６４から１２７迄の 分母の範囲に対しては、半ば尺度変更された分母ＳＤ’　はＯから６３迄の範囲 内にある。同じ議論はその範囲内でに７からに１迄がセットされる、あらゆる可 能な範囲に対して適用される。

第６図を参照すると、第３図で述べた回路２００と同様な尺度変更回路３００が 示される。Ｎ１４からＮ１迄の入力分子ビット及びに７からに１迄の比例係数ビ ットは、ＳＮ７からＳＮＯ迄の尺度変更された分子のビットによって表される尺 度変更された分子の出力ＳＮを提供するために、尺度変更回路３００に結合され る。ＫＨ７からＫＮｌ迄のスイッチ列はＮ１４からＮ１迄の分子のビットを、Ｓ Ｎ７からＳＮＯ迄の尺度変更された分子ビットに結合する。ＫＮｌからＫＨ２迄 のスイッチ列の各々は８個の独立したスイッチ３２０を具備し、かつ第５図に述 べたようにスイッチ列ＫＤと類似している。分子Ｎを尺度変更するために使用さ れる比例係数は２Ｋに等しい。当業者は、追加の尺度変更が単にＳＮＯビットを 無視することによって成し遂げられることを理解するであろう。

回路３００の好ましいハードウェア構成において、スイッチ列ＫＮＩはＮ８から Ｎ１迄と、ＳＮ７からＳＮＯ迄の間に結合される。スイッチ列ＫＮ２はＮ９から Ｎ２迄と、ＳＮ７からＳＮＯ迄の間に独立に結合される。ＫＨ３からＫＨ２迄の 同様なスイッチ列は次の８個の分子ビットを、ＳＮ７からＳＮＯ迄の尺度変更さ れた分子ビットに独立に結合する。Ｎ７からに１迄のどの比例係数ビットをセッ トしても、対応するスイッチ列を閉じる。前述したように、Ｎ７からＫｌ迄の比 例係数ビットの内の１ビツトのみが一度にセットされ、それゆえにＫＨ７からＫ Ｎｌ迄のスイッチ列の内の一つのみが閉じられる。分子の尺度変更回路３００は Ｎ１４からＮｌ迄の分子ビットを、比例係数Ｋにより決められるビット数だけ右 にシフトする。

動作上、分子Ｎは比例係数２Ｋによって尺度変更されるであろう。分子ピッｌ− Ｎ　１５は分子Ｎのための符号ビットを構成する。分子は−１６３８４から１６ ３８３の範囲内に限定されるので、Ｎ　１．５ビツトはハードウェア実現上無視 され、それゆえに符号ビットが分子ビットＮ１４にある。

尺度変更された分母ＳＮは−１２８から１２７迄の範囲内に常にあるであろう。

分子の範囲を−３２７６８から３２７６７迄に増やす目的で、符号ビットを運び 、かつ尺度変更された分子ＳＮを−１２８から１２７迄の範囲内に保証するため に丸め回路（示されていない）が使用されてもよい。上記動作は数学的には次式 にて示すことができる。

５Ｎ＝Ｎ／２Ｋ　（３） 第７図を参照すると、第２図の逆数ブロック５００の好ましいハードウェア構成 は、読み出し専用メモリ（Ｒ，ＯＭ）５００を具備している。ＲＯＭ５００は６ ４バイトの全スタティックＣＭＯＳメモリである。ＲＯＭ５００はＳ　Ｒ，Ｄ７ から５ＲＤＯ迄のビットで表される尺度変更された分母の逆数ＳＲＤを蓄積する 。ＳＤ５からＳＤＯ迄の尺度変更された分母ビットは、ＲＯＭ５００のＭＯから Ｎ６３迄のメモリロケーションの内の一つをアドレスする。ＭＯからＮ６３迄の 各メモリロケーションは８ビツトの数字から構成され、そしてそれはアドレスさ れるとデータバスに現れるであろう。ＲＯＭ５００は、尺度変更された分母ＳＤ の６４個の可能な値（６４から１２７迄）の逆数の表現を蓄積するために対照表 （ｌｏｏｋｕｐ　ｔａｂｌｅ）として働く。ＭＯからＮ６３迄のメモリロケーシ ョンの内容はそれぞれ、定数８１９２（２１３）を掛けた各々の尺度変更された 分母ＳＤの逆数に等しい。第２図のブロック５００の説明において述べた理由の ために、尺度変更された分母ＳＲＤの逆数も６４から１２７迄の範囲に入るよう に定数値２′１３が選択された。数学的にこの動作は次式によって表すことがで きる。

５ＲＤ＝２−１３／ＳＤ　（４） そしてＳＤに（１）式を代入すると ５ＲＤ＝２°１３・　（Ｋ／Ｄ）　（５）従って、ＭＯは８１９２を掛けた６４ 　（０＋６４）の逆数を含み、そしてそれは（丸めた後で）１２７に等しい。

同様にして、Ｎ６３は８１９１を掛けた１２７　（６３＋６４）の逆数、すなわ ち（丸めた後で）６４に等しい数を含む、というように続く。ＳＲＤは７ビツト で表すことができるので、それゆえに５ＲＤ７ビツトは論理０にセットされる。

第８図を参照すると、組合せ修正ブース乗算器６００のブロック図が示される。

乗算器６００は１６ビツトの出力を有する８ビットｘ８ビット乗算器である。乗 算器６００は、ここに参照のために導入される、米国特許第４，５７５．８１２ 号に完全に説明されたもののような、任意の適切な修正ブース組合せ乗算器であ ってもよい。乗算器６００の入力は５ＲＤ７から５ＲＤＯ迄の尺度変更された分 母の逆数ビット、及びＳＮ７からＳＮＯ迄の尺度変更された分子ビットとを具備 する。乗算器６００の出力は５Ｑ１５からＳＱＯ迄によって表される１６ビツト の尺度変更された商ＳＱである。数学的にはこの尺度変更された商は次式％式％ 第２図の後段尺度変更（ボストスケーリング）ブロック７００は、割り算動作の 実行において使用される様々な尺度変更のために要求されるかもしれない。除算 器１００の好ましい実施例において、尺度変更された商は係数２′６により後段 で尺度変更される。ハードウェアでは、後段尺度変更はいかなる回路も要求しな いし、かつそれは望まれる商Ｑを提供するために、尺度変更された商ＳＱの６個 の最下位ビット（Ｌ　Ｓ　Ｂ）を無視することによって簡単に実現される。（３ ）式、（４）式、（５）式、及び（６）式を考慮すると、商Ｑは次式によって示 すことができる。

Ｑ＝ＳＱ／２−６　または Ｑ＝ＳＮ−８ＲＤ／２“６　または Ｑ＝　［Ｎ／２Ｋ］　・　［２−１３・　（Ｋ／Ｄ）］　／２−６　または Ｑ＝２−６・（Ｎ／’Ｄ） ブロック７００の比例係数は任意であり、かつ除算回路が使用されるアプリケー ションによって決められてもよい。

前に述べたように、除算回路１００のハードウェア構成は全体的に組合せ的な回 路を提供する。従って除算回路１００は信号処理回路のクロック周期よりも実質 上低い伝搬遅延を有する。それゆえに割り算動作は１クロツクサイクル内に実行 される。以下に述べる理由のために、除算回路１００はまた広い範囲の入力につ きその結果に対しコントロールされた誤りを提供する。尺度変更された分母の丸 め（６４から１２７迄の範囲）、及び尺度変更された分母の逆数（１２７から６ ４迄の範囲）は結果となる商における誤りの主要因である。分母りを係数Ｋによ り尺度変更する結果が、６８．４９という実際の尺度変更された分母を生成する ものと仮定する。この尺度変更された分母は、６８という整数の尺度変更された 分母の値を生成するために丸められ、それによって誤りを生じるであろう。第７ 図の回路５００の説明に従えば、尺度変更された分母の逆数ＳＲＤは８１９２／ ６８によって生成され、そしてそれは１２０という値に丸められて、それにより 追加誤りを生じる。

全体の誤りは有限の値であり、かつ６４から１２７迄の整数の精度（ｒｅｓｏｌ ｕｔｉｏｎ）に依存する。もしも、より小さい誤りが要求されるならば、除算器 １００の回路設計は１２８から２５５迄の範囲に、尺度変更された分母の値を生 成するように変更することができる。これは前記好ましい除算回路１００に比べ て、２倍の精度を生成するであろう。後者は追加データを蓄積するために１２８ バイトのメモリを明らかに要求する。明らかに、除算回路１００は、広範囲な入 力に対してコントロールされた誤りを生成するように設計することができる。

当業者は、除算器１００のブロックが市販されているマイクロコンピュータのソ フトウェアプログラムで実現できるということを理解するであろう。ソフトウェ アプログラムは、任意の適切なマイクロプロセッサのためのアセンブラのような 低レベルのプログラム言語か、またはＦＯＲＴＲＡＮのような高レベルのプログ ラム言語で実現することができる。

ＦＩＧ、３ ＦＩＧ、８ ｓｎ（０）　５ｎ（１）　５ｎ（２）　５ｎ（３）　５ｎ（４）　５ｎ（５）　 ５ｎ（６）　５ｎ（７）ＦｌＹλ６ 国際調査報告 １ｉ−−ＩＩＩＩ＠【＾ｅｏ１＋ｅａ＋：ｍ　１ｉｅｘｉ／ｎｅｗげ１１１７Ｍ

Claims (4)

【特許請求の範囲】
1. １．単一のクロックサイクル内で分子信号および分母信号により表わされる２つ の数の商に近似する数を表わす２進信号を提供するための装置であって、前記分 母信号に結合され前記分母信号を所定の範囲内に尺度変更するために前記分母信 号の大きさに応じてスケールファクタ信号を発生するための第１の組合わせ論理 装置、前記分母信号および前記スケールファクタ信号に結合され前記スケールフ ァクタ信号により前記分母信号を尺度変更することから得られる前記所定の範囲 内の数を表わす尺度変更された分母信号を発生するための第２の組合わせ論理装 置、 前記尺度変更された分母信号によりアドレスされ前記所定の範囲内の前記尺度変 更された分母の逆数に対応する信号表現をその中に格納するメモリ装置、そして 前記メモリ装置に結合され前記尺度変更された分母の逆数に対応する前記信号を 前記分子信号により乗算するための組合わせ乗算装置、 を具備する２つの数の商に近似する数を表わす２進信号を提供するための装置。
2. ２．前記第２の組合わせ論理装置は前記分母信号を右シフトするための手段を具 備する請求の範囲第１項に記載の装置。
3. ３．さらに、前記分子信号および前記スケールファクタ信号に結合され尺度変更 された分子信号を発生するための第３の組合わせ論理装置を含み、かつ前記組合 わせ乗算装置は前記尺度変更された分母の逆数に対応する前記信号を前記尺度変 更された分子信号により乗算する請求の範囲第１項に記載の装置。
4. ４．前記組合わせ乗算手段はブース乗算器を具備する請求の範囲第１項に記載の 装置。