JPH04504478A - Integer division circuit - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。 (57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 整数割り算回路 技術分野 この発明は一般に信号処理の分野に関係し、かつより詳細には二進整数入力に関 して割り算動作を行う回路に関係する。[Detailed description of the invention] Integer division circuit Technical field TECHNICAL FIELD This invention relates generally to the field of signal processing, and more particularly to binary integer inputs. This relates to circuits that perform division operations.

背景技術 デジタル信号処理の応用において、特定の機能を実行するためにデジタル回路の ハードウェアで整数の割り算機能を実現することが望まれる。典型的な応用では 、除算器（ｄｉｖｉｄｅｒ）はＡＭ受信機の一部に含まれている。Background technology In digital signal processing applications, the use of digital circuits to perform a specific function It is desirable to implement an integer division function in hardware. In a typical application , a divider is included as part of the AM receiver.

受信機内部のデジタル−アナログ変換器は受信信号と及びあるレートの基準信号 をサンプリングし、かつ除算器は基準信号によって受信入力信号を除算すること によって正規化動作を行う。除算動作は連続（実時間二ｒｅａｌ　ｔｉｍｅ）で あり、かつサンプリング期間の一部分内で実行される。受信信号は除算器の分子 人力Ｎを構成し、かつ基準信号は分母人力りを構成する。しかしながら割り算動 作の結果は正確な値ではないかも知れなく、かつある誤りがその結果となる商の 中に存在するかも知れない。A digital-to-analog converter inside the receiver converts the received signal and a reference signal at a certain rate. sample, and the divider divides the received input signal by the reference signal. Perform normalization operation by . The division operation is continuous (in real time) Yes, and performed within a fraction of the sampling period. The received signal is the numerator of the divider The human power N constitutes, and the reference signal constitutes the denominator human force. However, the division behavior The result of the quotient may not be the exact value, and some error may cause the resulting quotient to be It might exist inside.

第１図は伝統的な４ビツトＸ４ビツトの除算回路を示し、それは、繰り返し引き 算を使用して、Ｘ３からｘＯのビットで表わされる４デジツトの被除数Ｘを、Ｙ ３からＹＯのビットで表される除数Ｙで除算する。被除数Ｘは、制御人力１５を 有する３ステートのバッファデバイス６θのバッファ６１．６２．６３、及び６ ４を介してレジスタ９０にロードされる。制御人力１５は、ブロック８０に示さ れる回路と共同して、割り算動作の初期段階においてのみ被除数Ｘがレジスタ９ ０にロードされるのを許す。レジスタ９０は４ビツトの全加算器２０の第一人力 ＡＯｌＡｌ、Ａ２、及びＡ３に結合した各々の出力ＱＯ５Ｑ１、Ｑ２、及びＱ３ を有する４個のＤタイプのフリップフロップ１１．１２．１３、及び１４から構 成される。除数入力Ｙ３からＹＯは反転デバイス３０の反転ゲート３１．３２． ３３、及び３４に結合され、かつ除数Ｙの１の補数を生成する。反転デバイス３ ０の出力は加算器２０の第二人力ＢＯｌＢｌ、Ｂ２、及びＢ３に結合される。Ａ ＮＤゲート４０の出力は、レジスタ９０のクロック入力に結合され、一方でＡＮ Ｄゲート４０の入力は加算器２０のキャリイ出力Ｃ２及びクロック信号２５に結 合される。加算器２０のキャリイ入力Ｃ１は二個の完全なＹ入力を生成するため に論理１に設定される。ＡＮＤゲート４０の出力はｚ３からｚＯで表される出力 ２を有する４ビツトカウンタ５０に結合される。カウンタ５０は、被除数Ｘがレ ジスタ９０にロードされた後で、０の初期設定を有する。Figure 1 shows a traditional 4-bit x 4-bit divider circuit, which repeatedly performs Using arithmetic, the 4-digit dividend X, represented by bits from X3 to xO, is expressed as Y Divide by a divisor Y represented by bits from 3 to YO. Dividend X is control human power 15 3-state buffer devices with 6θ buffers 61, 62, 63, and 6 4 into register 90. Control human power 15 is shown in block 80. The dividend X is stored in register 9 only at the initial stage of the division operation. Allow to be loaded to 0. Register 90 is the primary component of 4-bit full adder 20. Each output QO5Q1, Q2, and Q3 coupled to AOlAl, A2, and A3 It consists of four D-type flip-flops 11, 12, 13, and 14 with will be accomplished. The divisor inputs Y3 to YO are the inverting gates 31, 32, . 33 and 34, and generates the one's complement of the divisor Y. Reversing device 3 The output of 0 is coupled to the second inputs BOlBl, B2, and B3 of adder 20. A The output of ND gate 40 is coupled to the clock input of register 90, while the output of AN The input of the D gate 40 is connected to the carry output C2 of the adder 20 and the clock signal 25. will be combined. Because the carry input C1 of adder 20 produces two complete Y inputs, is set to logic 1. The output of the AND gate 40 is represented by z3 to zO. is coupled to a 4-bit counter 50 having a value of 2. The counter 50 indicates that the dividend After being loaded into register 90, it has an initial setting of 0.

Ｘ＞Ｙと仮定すると、Ｃ２出力は初期には１に設定されるであろう、そしてそれ ゆえにＡＮＤゲート４０がイネーブルされる。差Ｘ−Ｙが加算器２０の出力Ｓ３ 、Ｂ２、Ｓｌ及びＳＯに現れる。クロックスイッチ７０を閉じた後で、第一のク ロックパルスは差Ｘ−Ｙをレジスタにロードし、かつカウンタ５０を一つ進めも するであろう。加算器２０の数値出力は、［（Ｘ−Ｙ）−Ｙ］　、または（Ｘ　 −２Ｙ）に等しいであろう。もしＣ２が今なお論理１であるならば、ＡＮＤゲー ト４０はイネーブルされ、かつ第二のクロックパルスがＸ−２Ｙをレジスタにロ ードし、かっカウンタを第二段階に進めるであろう。もしｎ個のクロックパルス の後で、残りがＹよりも少な（なれば、Ｃ２は論理０になる。Assuming X>Y, the C2 output will initially be set to 1, and it Therefore, AND gate 40 is enabled. The difference X-Y is the output S3 of the adder 20 , B2, Sl and SO. After closing the clock switch 70, the first clock The lock pulse loads the difference X-Y into the register and also increments the counter 50 by one. will. The numerical output of the adder 20 is [(X-Y)-Y] or (X −2Y). If C2 is still logic 1, then the AND game bit 40 is enabled and a second clock pulse loads X-2Y into the register. will advance the parentheses counter to the second stage. If n clock pulses After , if the remainder is less than Y, then C2 becomes logic 0.

ＡＮＤゲート４０は今やディスエーブルされ、かつカウンタ５０が止まるであろ う。それゆえに商Ｚはカウンタから読み出される。AND gate 40 will now be disabled and counter 50 will stop. cormorant. The quotient Z is therefore read out from the counter.

い（つかのデジタル信号処理回路では、１クロックサイクル以内に割り算動作を 実行することが必要である。除算回路１０はシーケンシャルモードで作動するゆ えに、割り真速度が重大であるアプリケーションには望ましくない。(Some digital signal processing circuits perform a division operation within one clock cycle.) It is necessary to carry out. The divider circuit 10 operates in sequential mode. Furthermore, it is undesirable for applications where fractional speed is critical.

更に二個の整数の二進数のデジタル割り算動作では、整数の商を提供するために その結果は丸められる。しかしながら信号の振幅を正規化するために、広範囲の 入力振幅にわたって比較的一様な誤りを有することが望ましい。Furthermore, in the binary digital division operation of two integers, to provide the integer quotient The result is rounded. However, in order to normalize the signal amplitude, a wide range of It is desirable to have a relatively uniform error across the input amplitude.

除算器１０のようなシーケンシャル回路のもう一つの欠点は、それと等価な組合 せ論理回路よりも多くの電力を消費することである。これは主に、除算器１０の マルチクロッキングの性質による。Another disadvantage of sequential circuits such as divider 10 is that the equivalent combination However, they consume more power than logic circuits. This is mainly due to the divider 10 Due to the nature of multi-clocking.

発明の概要 従って、本発明の目的は、１クロツクサイクル内で割り算動作を実行できる除算 回路を提供することである。Summary of the invention Therefore, it is an object of the present invention to provide a division method that can perform a division operation within one clock cycle. The purpose is to provide circuits.

本発明の他の目的は、広範囲の入力にわたって制御された誤りを有する除算回路 を提供することである。Another object of the invention is to provide a divider circuit with controlled error over a wide range of inputs. The goal is to provide the following.

要するに本発明によれば、商量力を生成するための除算回路が、分子入力及び分 母入力を有するものとして提供される。比例係数（ｓｃａｌｅ　ｆａｃｔｏｒ） は分母入力の大きさから得られる。比例係数は予め決められた範囲内で、一定の 割合で尺度変更された（ｓｃａｌｅｄ）分母を生成するために分母の大きさを変 える。尺度変更された分母出力は、尺度変更された分母の逆数を生成するために 、尺度変更された分母を逆にするための手段に結合される。In short, according to the present invention, the division circuit for generating the quantification force receives the numerator input and the division circuit. Provided as having a mother input. Proportionality factor (scale factor) is obtained from the magnitude of the denominator input. The proportionality coefficient is a constant value within a predetermined range. Vary the size of the denominator to produce a denominator that is scaled by a percentage. I can do it. The scaled denominator output is , coupled to a means for inverting the scaled denominator.

二つの入力を乗じる手段は、分子入力、及び尺度変更された商を生成するために 尺度変更された分母の逆数に結合される。Means of multiplying two inputs is the numerator input, and to produce a scaled quotient Combined with the reciprocal of the scaled denominator.

図面の簡単な説明 第１図は、従来技術の４ビツトｘ４ビツトの除算回路の回路図である。Brief description of the drawing FIG. 1 is a circuit diagram of a 4-bit x 4-bit division circuit of the prior art.

第２図は、本発明に係わる除算回路の概略的ブロック図である。FIG. 2 is a schematic block diagram of a division circuit according to the present invention.

第３図は、好ましい比例係数回路の回路図である。FIG. 3 is a circuit diagram of a preferred proportional coefficient circuit.

第４図は、好ましい分母の尺度変更回路の回路図である。FIG. 4 is a circuit diagram of a preferred denominator scaling circuit.

第５図は、知られている送信ゲートを構成するスイッチコラムの回路図である。FIG. 5 is a circuit diagram of a switch column forming a known transmission gate.

第６図は、好ましい分子の尺度変更回路の回路図である。FIG. 6 is a circuit diagram of a preferred molecular scaling circuit.

第７図は、６４バイトの読み出し専用メモリ（ＲＯＭ）の図である。FIG. 7 is a diagram of a 64-byte read-only memory (ROM).

第８図は、組合せ変更されたブース８ビツトＸ８ビツト乗算器の図である。FIG. 8 is a diagram of a recombined Booth 8-bit x 8-bit multiplier.

好ましい実施例の詳細な説明 第２図を参照すると、整数の除算器１００のブロック図が示される。除算器１０ ０は整数の分子人力Ｎ及び整数の分母人力りを受け取り、かつ整数の高出力Ｑを 生成する。DETAILED DESCRIPTION OF PREFERRED EMBODIMENTS Referring to FIG. 2, a block diagram of an integer divider 100 is shown. Divider 10 0 receives an integer numerator force N and an integer denominator force, and receives an integer high output Q. generate.

高出力Ｑは分子Ｎを分母りで割った結果を表す。分母り及び分子Ｎは予め決めら れた範囲に限定される。除算器１００の好ましい実施例では、分母りはＤＯから Ｄ１２迄のビットで表される１３ビツトの二進数であり、かつ分子はビットＮｏ からＮ１５で表される１６ビツトの二進数である。The high output Q represents the result of dividing the numerator N by the denominator. The denominator and numerator N are determined in advance. limited to the specified range. In the preferred embodiment of divider 100, the denominator is calculated from D.O. It is a 13-bit binary number expressed by bits up to D12, and the numerator is bit No. It is a 16-bit binary number represented by N15.

分母りは正の二進数であり、かつ分子Ｎは記号付きの二進数である。本発明は負 の分母の存在を検出し、かつ分子と分母の両方の符号を反転することによって、 符号付きの分母を扱うように適応することができる。分母りは６４から８．１９ １迄の範囲内にあるように選択され、かつ分子は−１６３８４から＋１６３８３ 迄の範囲内にあるように選択された。これらの範囲は任意であって、かつ本発明 は任意の所望の範囲で機能させることができる。The denominator is a positive binary number, and the numerator N is a signed binary number. This invention is a negative By detecting the presence of the denominator of and reversing the sign of both the numerator and denominator, It can be adapted to handle signed denominators. The denominator is 64 to 8.19 1 and the numerator is -16384 to +16383 It was selected to be within the range of These ranges are arbitrary, and the present invention can be operated in any desired range.

比例係数には分母りの大きさに基づいてブロック４００で計算される。このブロ ックの実現及び動作は第３図と関連して議論される。比例係数にはに１からに７ 迄によって表される値であって、それは分母り及び分子Ｎを縮尺するために使用 される。尺度変更は２の累乗によって行われるが、その理由は２の累乗による尺 度変更が二進数をシフトすることによって成し遂げられるからである。従ってブ ロック４００は比例係数を提供するための手段を構成し、そこでは比例係数が分 母の大きさから導き出される。The proportionality factor is calculated in block 400 based on the magnitude of the denominator. This blog The implementation and operation of the block will be discussed in conjunction with FIG. The proportionality coefficient is from 1 to 7. is the value expressed by N, which is used to scale the denominator and numerator N. be done. Scaling is done by a power of 2; This is because the degree change is accomplished by shifting the binary number. Therefore, The lock 400 constitutes a means for providing a proportionality factor, where the proportionality factor is It is derived from the size of the mother.

分母りはブロック２００で２の累乗で尺度変更され、そのブロック２００の構成 及び動作は第４図に関連して述べられる。分母りはブロック４００において決め られたように、Ｋという係数によって尺度変更される。尺度変更された分母ＳＤ は、６４から１２７迄という予め決められた範囲内の値であり、かつそれはＳＤ ＯからＳＤ５迄によって表される。従ってブロック２００は分母を尺度変更する ための手段を構成する。The denominator is scaled by a power of 2 in block 200, and the configuration of that block 200 is and operation will be described in connection with FIG. The denominator is determined in block 400. scaled by a factor K, as shown in Figure 1. rescaled denominator SD is a value within a predetermined range from 64 to 127, and it is an SD It is represented by 0 to SD5. Block 200 therefore scales the denominator. constitute a means for

分子Ｎはブロック３００で２の累乗で尺度変更され、そのブロック３００の構成 及び動作は第６図と関連して述べられる。分子Ｎは２・Ｋという係数によって尺 度変更され、ＳＮＯからＳＮ７迄によって表される８ビツトの尺度変更された分 子ＳＮを生成する。尺度変更された分子ＳＮは−１２７から＋１２８迄の間に位 置される。最上位ビット（ＭＳＢ）ＳＮ７は分子Ｎの符号を表す。分子の尺度変 更の構成及び動作は、分母のそれと同様である。従って、ブロック３００は分子 を尺度変更するための手段を制定する。The numerator N is scaled by a power of two in block 300, and the configuration of that block 300 is and operation will be described in connection with FIG. The numerator N is scaled by the coefficient 2・K. The 8-bit rescaled portion represented by SNO to SN7 Generate a child SN. The rescaled numerator SN is placed between -127 and +128. be placed. The most significant bit (MSB) SN7 represents the sign of numerator N. Scaling of the numerator The structure and operation of the additional is similar to that of the denominator. Therefore, block 300 is a molecule enact measures to rescale the

ブロック５００は尺度変更された分母ＳＤの逆数を提供する。尺度変更された分 母ＳＤの逆数は整数ではないので、ブロック５００は５ＲＤ７から５ＲＤＯ迄に より表される整数の尺度変更された分母の逆数ＳＲＤを生成するように、任意の 一定な係数により逆数にした結果を掛けるように配慮されている。ブロック５０ ０のハードウェア構成は第７図に関連して述べられる。従ってブロック５００は 尺度変更された分母出力を逆数にするための手段を制定する。Block 500 provides the reciprocal of the scaled denominator SD. scaled minute Since the reciprocal of the mother SD is not an integer, the block 500 is from 5RD7 to 5RDO. For any arbitrary Care has been taken to multiply the reciprocal result by a constant coefficient. block 50 The hardware configuration of 0 is described in connection with FIG. Therefore block 500 is Establish a means to reciprocate the scaled denominator output.

乗算器６００は尺度変更された分子ＳＮに尺度変更された分母の逆数ＳＲＤを掛 けるために使用され、かつそれはＳＱＯから５Ｑ１５によって表される尺度変更 された商ＳＱを提供する。様々なスケールファクタが使用されるために後の尺度 変更ブロック（ｐｏｓｔ　ｓｃａｌｉｎｇ　ｂｌ　ｏ　ｃ　ｋ）　７００を、尺 度変更された商ＳＱを一定の係数によって尺度変更するために追加することがで きる。アプリケーションによっては、割り算動作の正確な結果を得ることが必要 でなくてもよく、その代わりに相対的な商の結果で十分でありうる。Multiplier 600 multiplies the rescaled numerator SN by the reciprocal of the rescaled denominator SRD. and it is a scale change represented by 5Q15 from SQO. Provides the quotient SQ. The scale after which various scale factors are used Change block (post scaling bl o c k) 700, length can be added to scale the scaled quotient SQ by a constant factor. Wear. Some applications require accurate results for division operations. Instead, a relative quotient result may be sufficient.

当業者は、もし相対的な割り算の結果が望まれるならば、分子Ｎの尺度変更、尺 度変更された商ＳＱ、またはそれら両方が除算器１００に内蔵されなくてもよい ことを理解するであろう。Those skilled in the art will appreciate that if the result of relative division is desired, the scaling of the numerator N, The degree-modified quotient SQ, or both, may not be included in the divider 100. You will understand that.

好ましい除算器１００のハードウェア実現では、各ブロックは組合せ論理回路か ら構成される。組合せ論理回路の使用は、消費電力の効率化はもちろん実質的に より高速の除算回路に供する。In the preferred hardware implementation of divider 100, each block is a combinational logic circuit. It consists of The use of combinational logic circuits not only improves power consumption efficiency but also substantially improves power consumption. Used for faster division circuits.

第３図を参照すると、第２図の比例係数ブロック４００の好ましいハードウェア 構成が示される。動作上、比例係数回路４００は分母りの６個の最上位ビットＤ １２−ＤｉＧ内で一番左の論理１を検出し、かつ比例係数ビットに７からＫｌ迄 により表される比例係数Ｋを提供する。分母入力Ｄ１２からＤＯ迄のビットは組 合せ論理ブロック４１０から４６０迄にそれぞれ結合され、かつ相補出力ビット に２バーからに７バー迄とに２からに７迄を提供する。分母りの最上位ビットＤ １２はブロック４１０に結合され、そのブロック４１０は、Ｄ１２ビットが論理 １かまたは論理Ｏであるかどうかを決めるために、知られている論理ゲートから 構成される。もしもＤ１２が論理１であるならば、Ｎ７はセットされ（論理１に なり）、かつに６からに１迄のビットはクリアされる（論理０になる）。同様に 、Ｄｌｌが論理１かまたは論理０であるかどうかを決めるために、Ｄｌｌはブロ ック４２０に結合される。もしもＤｌｌが論理１であり、かつＤ１２が論理０で あるならば、Ｋ６はセットされ（論理１になり）かつに７及びに５からに１迄の ビットはクリアされる（論理０になる）。従ってに５からに２迄の比例係数ビッ トの内の一つは、もしもそれぞれの対応する分母のＤｌｏからＤ７迄のビットが 論理１を有する一番左の最上位ビットであるならば、セットされるであろう。比 例係数ビットに１及びその補数のに１バーは比例係数に７からに２迄のビットを 論理ブロック４７０の回路に入力することによって提供される。論理ブロック４ ７０は、もしもに７からに２迄の比例係数（スケールファクタ）ビットの内のど れもセットされないならば、Ｋ１をセットする。第３図の回路図を参照すると、 当業者は、論理１を有する一番左の最上位分母ビットに応じて、Ｋ７からに１迄 の出力ビットの内の１ビツトのみがセットされることを理解することができる。Referring to FIG. 3, preferred hardware for the proportional coefficient block 400 of FIG. The configuration is shown. In operation, the proportional coefficient circuit 400 uses the six most significant bits D of the denominator. 12-Detect the leftmost logical 1 in DiG and set the proportional coefficient bits from 7 to Kl. provides a proportionality coefficient K expressed by . Bits from denominator input D12 to DO are set Combined logic blocks 410 to 460 are each coupled with complementary output bits. From 2 bars to 7 bars and from 2 to 7 bars. Most significant bit D of denominator 12 is coupled to block 410, which block 410 has the D12 bit set to logic. From known logic gates to determine whether it is 1 or logic O configured. If D12 is a logic one, N7 is set (to a logic one). ), and the bits from 6 to 1 are cleared (become logical 0). similarly , the Dll uses a block to determine whether the Dll is a logic 1 or a logic 0. 420. If Dll is logic 1 and D12 is logic 0. If so, K6 is set (becomes a logic 1) and the values from 7 and 5 to 1 are The bit is cleared (becomes a logic 0). Therefore, the proportional coefficient bit from 5 to 2 If the bits from Dlo to D7 of each corresponding denominator are It will be set if it is the leftmost most significant bit with a logic one. ratio Example: 1 in the coefficient bit and 1 bar in its complement, bits from 7 to 2 in the proportional coefficient provided by inputs to the circuitry of logic block 470. logic block 4 70 means which of the proportional coefficient (scale factor) bits from 7 to 2. If neither is set, set K1. Referring to the circuit diagram in Figure 3, Those skilled in the art will understand that K7 to 1, depending on the leftmost most significant denominator bit having a logic 1. It can be seen that only one of the output bits of is set.

それゆえに、６４から８１９１迄の範囲を有する分母りにとって、比例係数には １．２．４．８．１６．３２及び６４の７個の値の内の一個をとることができる のみである。第３図の回路４００は同じ機能を実行するために他の知られた論理 回路構成を使用して実現できることは注目されるべきである。Therefore, for a denominator with a range from 64 to 8191, the proportionality coefficient is Can take one of seven values: 1.2.4.8.16.32 and 64 Only. The circuit 400 of FIG. 3 may be implemented using other known logic to perform the same function. It should be noted that this can be achieved using circuit configurations.

第４図を参照すると、第２図の尺度変更ブロック２００の好ましいハードウェア 構成が示される。第４図の尺度変５からＳＤＯ迄の尺度変更された分母出力ビッ トを提供するためにＤｌｌからＤＯ迄の分母入力ビット及びに７からに１迄の比 例係数ビットを受ける。分母の範囲は６４から８１９１迄である。好ましい尺度 変更回路２００は、スイッチ列（ｓｗｆ　ｔ　ｃｈ　ｃｏ　ｌｕｍｎ）ＫＤＩか らスイッチ列ＫＤ７までを含む主にスイッチマトリックス構成である。Referring to FIG. 4, preferred hardware for scaling block 200 of FIG. The configuration is shown. Scaled denominator output bits from scaling 5 to SDO in Figure 4. The denominator input bits from Dll to DO and the ratio from 7 to 1 Example: Receive coefficient bits. The denominator range is from 64 to 8191. preferred scale The change circuit 200 is a switch column (swftchcolumn) KDI It mainly has a switch matrix configuration including switch rows KD7 to KD7.

第５図を参照すると、スイッチ列ＫＤの回路図が示される。スイッチ列ＫＤは０ ＭＯ８のバッファゲート２１０にシリーズに結合された６個の独立した０ＭＯ８ の送信または伝達ゲート２２０から構成される。バッファゲート２１０と共同し て送信ゲート２２０は、スイッチ列ＫＤのために独立したスイッチング機構を構 成する。各スイッチは入力２３０及び出力２４０を有し、かつ２個の相補制御信 号２６０及び２７０によって制御される。制御信号２６０及びその相補制御信号 ２７０が、送信ゲート２２０を開くかまたは閉じるために提供される。相補的な 制御信号２６０及び２７０は、静的な動作及びＣＭＯＳの送信ゲート２２０の低 消費電力化に供することが知られている。バッファゲート２１０は送信ゲート２ ２０の入力容量を克服するために提供され、かつスイッチング速度を上げる。送 信ゲート２２０の制御信号２６０は一緒に結合される。同様に送信ゲート２２０ の相補制御信号２７０が一緒に結合される。Referring to FIG. 5, a circuit diagram of switch column KD is shown. Switch row KD is 0 6 independent 0MO8s coupled in series to MO8 buffer gate 210 transmission or transmission gate 220. In collaboration with Buffergate 210 The transmission gate 220 configures an independent switching mechanism for the switch row KD. to be accomplished. Each switch has an input 230 and an output 240, and has two complementary control signals. 260 and 270. Control signal 260 and its complementary control signal 270 is provided for opening or closing transmission gate 220. complementary Control signals 260 and 270 control static operation and low It is known to contribute to reducing power consumption. Buffer gate 210 is transmitting gate 2 20 input capacitance and increase switching speed. Sending The control signals 260 of the communication gates 220 are combined together. Similarly, transmission gate 220 complementary control signals 270 are combined together.

制御信号２６０と及び２７０はＫＤ７からＫＤＩ迄の各スイッチ列の２つの相補 共通制御を含む。各スイッチ列はに７からに１迄の対応する比例係数ビット及び それらのに７バーからに１バー迄の相補ビットによって制御される。Control signals 260 and 270 are the two complements of each switch column from KD7 to KDI. Contains common controls. Each switch column has a corresponding proportional coefficient bit from 7 to 1 and They are controlled by complementary bits from 7 bars to 1 bar.

理解を容易にするために、各スイッチ列の制御を述べる時にはに７からに１迄の 比例係数ビットのみを参照し、Ｋ７バーからに１バー迄の相補比例係数ビットを 参照することは避ける。以下に述べるように、ＤＯからＤｌｌ迄の入力分母ビッ トは対応するスイッチ入力２３０に結合され、ＳＤ５からＳＤＯ迄の尺度変更さ れた分母出力は対応するスイッチ出力２４０に結合される。For ease of understanding, when describing the control of each switch row, we will use numbers from 7 to 1. Refer only to the proportional coefficient bits and add the complementary proportional coefficient bits from K7 bar to 1 bar. Avoid referencing. As described below, the input denominator bits from DO to Dll are are coupled to corresponding switch inputs 230 to provide scaling from SD5 to SDO. The denominator output is coupled to the corresponding switch output 240.

さて第４図に戻ると、スイッチ列ＫＤＩはＤＯからＤＯ迄とＳＤ６からＳＤＯ迄 の間に結合され、その一方でスイッチ列ＫＤ２はＤ７からＤ１迄とＳＤ５からＳ ＤＯ迄の間に独立に結合される。同様なスイッチ列ＫＤ３からＫＤ７はその次の ６個の分母ビットをＳＤ５からＳＤＯ迄の尺度変更された分母ビットに独立に結 合する。Ｋ７からに１迄のどの比例係数ビットをセットしても対応するスイ・ソ チ列を閉じる。前述したように、Ｋ７からに１迄の比例係数ビットの内の１ビツ トのみが一度にセットされ、それゆえにＫＤ７からＫＤＩ迄のスイッチ列の内の １個のみが閉じられる。尺度変更回路２００は、ＤｌｌからＤＯ迄の分母ビット を比例係数Ｋにより決められるビット数だけ、右にシフトする。数学的には上記 動作は次の式によって示される。Now, returning to Figure 4, the switch row KDI runs from DO to DO and from SD6 to SDO. while the switch row KD2 is connected from D7 to D1 and from SD5 to S They are independently combined up to DO. Similar switch rows KD3 to KD7 are Independently connect the 6 denominator bits to scaled denominator bits from SD5 to SDO. match. No matter which proportional coefficient bit from K7 to 1 is set, the corresponding switch/so Close column. As mentioned above, one of the proportional coefficient bits from K7 to 1 Only one switch in the row of switches from KD7 to KDI is set at a time, so Only one is closed. The scale change circuit 200 converts the denominator bits from Dll to DO. is shifted to the right by the number of bits determined by the proportionality coefficient K. Mathematically the above The operation is shown by the following equation.

５Ｄ＝Ｄ／Ｋ　（１） 従って８１９１という分母りに対して、比例係数には６４に等しく、かつ尺度変 更された分母ＳＤは１２７に等しい。5D=D/K (1) Therefore, for a denominator of 8191, the proportionality coefficient is equal to 64 and the scale change is The updated denominator SD is equal to 127.

同様に６４という分母りに対して、比例係数には１に等しく、かつ尺度変更され た分母ＳＤは６４に等しい。それゆえに特定された範囲に対して、尺度変更され た分母ＳＤは常に６４から１２７迄の数である。Similarly, for a denominator of 64, the proportionality coefficient is equal to 1 and scaled. The denominator SD is equal to 64. Therefore, for the specified range, the scaled The denominator SD is always a number between 64 and 127.

ＳＤ５からＳＤＯ迄の尺度変更された分母ビットは半ば尺度変更された（ｑｕａ ｓｉ　５ｃａｌｅｄ）分母の値ＳＤ′を表し、かつ尺度変更された分母ＳＤは次 の式によって決められる。The rescaled denominator bits from SD5 to SDO are semi-scaled (qua si 5caled) represents the denominator value SD', and the scaled denominator SD is as follows: It is determined by the formula.

５Ｄ＝６４＋ＳＤ’　（２） この関係は、（６４から１２７迄の）尺度変更結果の最上位ビットが常に１であ って、かつＳＤ５からＳＤＯ迄の尺度変更された分母ビットには現れないという 事実による。5D=64+SD' (2) This relationship means that the most significant bit of the scaling result (from 64 to 127) is always 1. And it does not appear in the scaled denominator bits from SD5 to SDO. Depends on the facts.

従って最上位ビットＤ１２は尺度変更回路２００には結合されない。なぜなら、 もしＤ１２が論理１でないならば、Ｄ１２はドントケア値になる。（さもなけれ ば、分母りの値はＤｌｌからＤＯ迄によって表すことができる。）たとえ分母ビ ットＤ１２が論理１であっても、比例係数には６４であり、かつ尺度変更された 分母ＳＤのために望まれる結果を第２式に従って得ることができる。言い換えれ ばＤ１２が論理１である時には、その意味は第２式の中に埋め込まれている。特 定された分母の範囲内で比例係数にの全ての値（すなわち７個の値）に対して、 半ば尺度変更された分母ＳＤ’　はＯから６３迄の範囲の間の値を繰り返し有す るであろう。次の例は４０９６から８１９１迄、及び６４から１２７迄の二つの 別々の分母の範囲を説明する。Therefore, the most significant bit D12 is not coupled to scaling circuit 200. because, If D12 is not a logical 1, D12 becomes a don't care value. (Otherwise For example, the value of the denominator can be expressed by Dll to DO. ) Even if the denominator Even though cut D12 is logical 1, the proportionality coefficient is 64 and scaled The desired result for the denominator SD can be obtained according to the second equation. in other words For example, when D12 is logical 1, its meaning is embedded in the second equation. Special For all values (i.e. 7 values) of the proportionality coefficient within the specified denominator, The semi-scaled denominator SD' repeatedly has values between the range 0 to 63. There will be. The following example shows two numbers from 4096 to 8191 and from 64 to 127. Explain the range of separate denominators.

第一に、４０９６　（二進１．００００，００００．００００）という分母の値 を仮定すると、Ｎ７がセットされる（Ｄ１２は論理１となる）。それゆえにＤｌ ｌからＤ６迄の分母ビットは、ＳＤ５からＳＤＯ迄の尺度変更された分母ビット に接続され、ＳＤ“をＯに等しくする。。同様に８１９１　（二進１，１，１１ １，１１１１．１１１１）という分母の値を仮定すると、Ｎ７はセットされたま まであって、かつ半ば尺度変更された分母ＳＤ’　が６３に等しくなる。それゆ えに４０９６から８１９１迄の分母の範囲に対して、半ば尺度変更された分母Ｓ Ｄ’　は０から６３迄の範囲内にある。First, the denominator value of 4096 (binary 1.0000,0000.0000) Assuming , N7 is set (D12 becomes logic 1). Therefore Dl The denominator bits from l to D6 are scaled denominator bits from SD5 to SDO. is connected to , making SD" equal to O. Similarly, 8191 (binary 1, 1, 11 Assuming a denominator value of 1,1111.1111), N7 remains set. and the semi-scaled denominator SD' is equal to 63. That's it In addition, for the denominator range from 4096 to 8191, a semi-scaled denominator S D' is in the range from 0 to 63.

第二に、６４（二進０．００００．０１００．００００）という分母の値を仮定 すると、Ｋ１はセットされる（Ｄ６は一番左の論理１となる）。かくしてＤ５か らＤＯ迄の分母ビットはＳＤ、５からＳＤＯ迄の尺度変更された分母ビットに接 続され、ＳＤ’　を０に等しくする。最後に、１２７（二進０，００００．０１ １，１１１１）という分母の値を仮定すると、Ｎ７はセットされたままであって 、かつ尺度変更された分母ＳＤが６３に等しくなる。また、６４から１２７迄の 分母の範囲に対しては、半ば尺度変更された分母ＳＤ’　はＯから６３迄の範囲 内にある。同じ議論はその範囲内でに７からに１迄がセットされる、あらゆる可 能な範囲に対して適用される。Second, assume a denominator value of 64 (binary 0.0000.0100.0000) Then, K1 is set (D6 becomes the leftmost logical 1). Thus D5? The denominator bits from 5 to DO are connected to the rescaled denominator bits from SD, 5 to SDO. is continued, making SD' equal to 0. Finally, 127 (binary 0,0000.01 Assuming a denominator value of 1,1111), N7 remains set and , and the scaled denominator SD is equal to 63. Also, from 64 to 127 For denominator ranges, the semi-scaled denominator SD' ranges from O to 63. It's within. The same argument applies to all possible values set from 7 to 1 within that range. applicable to the extent possible.

第６図を参照すると、第３図で述べた回路２００と同様な尺度変更回路３００が 示される。Ｎ１４からＮ１迄の入力分子ビット及びに７からに１迄の比例係数ビ ットは、ＳＮ７からＳＮＯ迄の尺度変更された分子のビットによって表される尺 度変更された分子の出力ＳＮを提供するために、尺度変更回路３００に結合され る。ＫＨ７からＫＮｌ迄のスイッチ列はＮ１４からＮ１迄の分子のビットを、Ｓ Ｎ７からＳＮＯ迄の尺度変更された分子ビットに結合する。ＫＮｌからＫＨ２迄 のスイッチ列の各々は８個の独立したスイッチ３２０を具備し、かつ第５図に述 べたようにスイッチ列ＫＤと類似している。分子Ｎを尺度変更するために使用さ れる比例係数は２Ｋに等しい。当業者は、追加の尺度変更が単にＳＮＯビットを 無視することによって成し遂げられることを理解するであろう。Referring to FIG. 6, a scaling circuit 300 similar to circuit 200 described in FIG. shown. Input numerator bits from N14 to N1 and proportional coefficient bits from 7 to 1 The cut is the scale represented by the bits of the scaled numerator from SN7 to SNO. coupled to scaling circuit 300 to provide a scaled numerator output SN. Ru. The switch row from KH7 to KNl changes the bits of the numerator from N14 to N1 to S Bind to the rescaled numerator bits from N7 to SNO. From KNl to KH2 Each of the switch banks includes eight independent switches 320 and is shown in FIG. As shown in the diagram, it is similar to the switch row KD. used to scale the numerator N The proportionality factor is equal to 2K. Those skilled in the art will appreciate that additional scaling simply changes the SNO bits to You will understand what can be accomplished by ignoring.

回路３００の好ましいハードウェア構成において、スイッチ列ＫＮＩはＮ８から Ｎ１迄と、ＳＮ７からＳＮＯ迄の間に結合される。スイッチ列ＫＮ２はＮ９から Ｎ２迄と、ＳＮ７からＳＮＯ迄の間に独立に結合される。ＫＨ３からＫＨ２迄の 同様なスイッチ列は次の８個の分子ビットを、ＳＮ７からＳＮＯ迄の尺度変更さ れた分子ビットに独立に結合する。Ｎ７からに１迄のどの比例係数ビットをセッ トしても、対応するスイッチ列を閉じる。前述したように、Ｎ７からＫｌ迄の比 例係数ビットの内の１ビツトのみが一度にセットされ、それゆえにＫＨ７からＫ Ｎｌ迄のスイッチ列の内の一つのみが閉じられる。分子の尺度変更回路３００は Ｎ１４からＮｌ迄の分子ビットを、比例係数Ｋにより決められるビット数だけ右 にシフトする。In the preferred hardware configuration of circuit 300, switch string KNI extends from N8 to It is connected up to N1 and between SN7 and SNO. Switch row KN2 starts from N9 It is independently connected between up to N2 and from SN7 to SNO. From KH3 to KH2 A similar switch sequence rescales the next eight numerator bits from SN7 to SNO. independently binds to the molecular bits that are Which proportional coefficient bit from N7 to 1 is set? Even if the switch is pressed, the corresponding switch row will be closed. As mentioned above, the ratio from N7 to Kl For example, only one of the coefficient bits is set at a time, so KH7 to K Only one of the switch rows up to Nl is closed. The numerator scaling circuit 300 is Move the numerator bits from N14 to Nl to the right by the number of bits determined by the proportionality coefficient K. shift to.

動作上、分子Ｎは比例係数２Ｋによって尺度変更されるであろう。分子ピッｌ− Ｎ　１５は分子Ｎのための符号ビットを構成する。分子は−１６３８４から１６ ３８３の範囲内に限定されるので、Ｎ　１．５ビツトはハードウェア実現上無視 され、それゆえに符号ビットが分子ビットＮ１４にある。Operationally, the numerator N will be scaled by a proportionality factor of 2K. Molecular Pi- N15 constitutes the sign bit for numerator N. The numerator is -16384 to 16 383, so N1.5 bits are ignored in terms of hardware implementation. , and therefore the sign bit is in numerator bit N14.

尺度変更された分母ＳＮは−１２８から１２７迄の範囲内に常にあるであろう。The scaled denominator SN will always be in the range -128 to 127.

分子の範囲を−３２７６８から３２７６７迄に増やす目的で、符号ビットを運び 、かつ尺度変更された分子ＳＮを−１２８から１２７迄の範囲内に保証するため に丸め回路（示されていない）が使用されてもよい。上記動作は数学的には次式 にて示すことができる。Carry a sign bit to increase the range of the numerator from -32768 to 32767. , and to ensure that the scaled numerator SN is within the range -128 to 127. A rounding circuit (not shown) may be used. Mathematically, the above operation is as follows It can be shown in

５Ｎ＝Ｎ／２Ｋ　（３） 第７図を参照すると、第２図の逆数ブロック５００の好ましいハードウェア構成 は、読み出し専用メモリ（Ｒ，ＯＭ）５００を具備している。ＲＯＭ５００は６ ４バイトの全スタティックＣＭＯＳメモリである。ＲＯＭ５００はＳ　Ｒ，Ｄ７ から５ＲＤＯ迄のビットで表される尺度変更された分母の逆数ＳＲＤを蓄積する 。ＳＤ５からＳＤＯ迄の尺度変更された分母ビットは、ＲＯＭ５００のＭＯから Ｎ６３迄のメモリロケーションの内の一つをアドレスする。ＭＯからＮ６３迄の 各メモリロケーションは８ビツトの数字から構成され、そしてそれはアドレスさ れるとデータバスに現れるであろう。ＲＯＭ５００は、尺度変更された分母ＳＤ の６４個の可能な値（６４から１２７迄）の逆数の表現を蓄積するために対照表 （ｌｏｏｋｕｐ　ｔａｂｌｅ）として働く。ＭＯからＮ６３迄のメモリロケーシ ョンの内容はそれぞれ、定数８１９２（２１３）を掛けた各々の尺度変更された 分母ＳＤの逆数に等しい。第２図のブロック５００の説明において述べた理由の ために、尺度変更された分母ＳＲＤの逆数も６４から１２７迄の範囲に入るよう に定数値２′１３が選択された。数学的にこの動作は次式によって表すことがで きる。5N=N/2K (3) Referring to FIG. 7, a preferred hardware configuration for the reciprocal block 500 of FIG. is equipped with a read-only memory (R, OM) 500. ROM500 is 6 It is 4 bytes of all static CMOS memory. ROM500 is S R, D7 Accumulate the reciprocal of the scaled denominator SRD expressed in bits from to 5RDO . The rescaled denominator bits from SD5 to SDO are from MO in ROM500. Addresses one of the memory locations up to N63. From MO to N63 Each memory location consists of an 8-bit number, which is an address will appear on the data bus. ROM500 is a scaled denominator SD Contrast table to accumulate representations of the reciprocals of the 64 possible values (from 64 to 127) of (lookup table). Memory location from MO to N63 The contents of each section were each scaled by a constant 8192 (213). Equal to the reciprocal of the denominator SD. For the reasons stated in the description of block 500 in FIG. Therefore, the reciprocal of the scaled denominator SRD is also in the range from 64 to 127. A constant value of 2'13 was selected. Mathematically, this behavior can be expressed by the following equation: Wear.

５ＲＤ＝２−１３／ＳＤ　（４） そしてＳＤに（１）式を代入すると ５ＲＤ＝２°１３・　（Ｋ／Ｄ）　（５）従って、ＭＯは８１９２を掛けた６４ 　（０＋６４）の逆数を含み、そしてそれは（丸めた後で）１２７に等しい。5RD=2-13/SD (4) Then, by substituting equation (1) into SD, we get 5RD=2°13・(K/D) (5) Therefore, MO is 64 multiplied by 8192 contains the reciprocal of (0+64), which (after rounding) is equal to 127.

同様にして、Ｎ６３は８１９１を掛けた１２７　（６３＋６４）の逆数、すなわ ち（丸めた後で）６４に等しい数を含む、というように続く。ＳＲＤは７ビツト で表すことができるので、それゆえに５ＲＤ７ビツトは論理０にセットされる。Similarly, N63 is the reciprocal of 127 (63+64) multiplied by 8191, i.e. contains a number equal to 64 (after rounding), and so on. SRD is 7 bits Therefore, the 5RD7 bit is set to logic zero.

第８図を参照すると、組合せ修正ブース乗算器６００のブロック図が示される。Referring to FIG. 8, a block diagram of a combinatorial modified Booth multiplier 600 is shown.

乗算器６００は１６ビツトの出力を有する８ビットｘ８ビット乗算器である。乗 算器６００は、ここに参照のために導入される、米国特許第４，５７５．８１２ 号に完全に説明されたもののような、任意の適切な修正ブース組合せ乗算器であ ってもよい。乗算器６００の入力は５ＲＤ７から５ＲＤＯ迄の尺度変更された分 母の逆数ビット、及びＳＮ７からＳＮＯ迄の尺度変更された分子ビットとを具備 する。乗算器６００の出力は５Ｑ１５からＳＱＯ迄によって表される１６ビツト の尺度変更された商ＳＱである。数学的にはこの尺度変更された商は次式％式％ 第２図の後段尺度変更（ボストスケーリング）ブロック７００は、割り算動作の 実行において使用される様々な尺度変更のために要求されるかもしれない。除算 器１００の好ましい実施例において、尺度変更された商は係数２′６により後段 で尺度変更される。ハードウェアでは、後段尺度変更はいかなる回路も要求しな いし、かつそれは望まれる商Ｑを提供するために、尺度変更された商ＳＱの６個 の最下位ビット（Ｌ　Ｓ　Ｂ）を無視することによって簡単に実現される。（３ ）式、（４）式、（５）式、及び（６）式を考慮すると、商Ｑは次式によって示 すことができる。Multiplier 600 is an 8 bit by 8 bit multiplier with a 16 bit output. Squared Calculator 600 is described in U.S. Pat. No. 4,575.812, herein incorporated by reference. Any suitable modified Booth combinatorial multiplier, such as the one fully described in No. You can. The input of multiplier 600 is scaled from 5RD7 to 5RDO. Contains mother reciprocal bits and scaled numerator bits from SN7 to SNO do. The output of multiplier 600 is 16 bits represented by 5Q15 to SQO. is the scaled quotient SQ of . Mathematically this rescaled quotient is The post scaling block 700 in FIG. May be required due to various scaling used in the implementation. division In the preferred embodiment of the device 100, the scaled quotient is post-scaled by a factor of 2'6. The scale is changed by . In hardware, post-scaling does not require any circuitry. , and it requires 6 scaled quotients SQ to provide the desired quotient Q. This is easily achieved by ignoring the least significant bit (LSB) of . (3 ), (4), (5), and (6), the quotient Q is expressed by the following equation. can be done.

Ｑ＝ＳＱ／２−６　または Ｑ＝ＳＮ−８ＲＤ／２“６　または Ｑ＝　［Ｎ／２Ｋ］　・　［２−１３・　（Ｋ／Ｄ）］　／２−６　または Ｑ＝２−６・（Ｎ／’Ｄ） ブロック７００の比例係数は任意であり、かつ除算回路が使用されるアプリケー ションによって決められてもよい。Q=SQ/2-6 or Q=SN-8RD/2"6 or Q=[N/2K]・[2-13・(K/D)]/2-6 or Q=2-6・(N/'D) The proportionality factor of block 700 is arbitrary and is suitable for applications where the divider circuit is used. may be determined by the situation.

前に述べたように、除算回路１００のハードウェア構成は全体的に組合せ的な回 路を提供する。従って除算回路１００は信号処理回路のクロック周期よりも実質 上低い伝搬遅延を有する。それゆえに割り算動作は１クロツクサイクル内に実行 される。以下に述べる理由のために、除算回路１００はまた広い範囲の入力につ きその結果に対しコントロールされた誤りを提供する。尺度変更された分母の丸 め（６４から１２７迄の範囲）、及び尺度変更された分母の逆数（１２７から６ ４迄の範囲）は結果となる商における誤りの主要因である。分母りを係数Ｋによ り尺度変更する結果が、６８．４９という実際の尺度変更された分母を生成する ものと仮定する。この尺度変更された分母は、６８という整数の尺度変更された 分母の値を生成するために丸められ、それによって誤りを生じるであろう。第７ 図の回路５００の説明に従えば、尺度変更された分母の逆数ＳＲＤは８１９２／ ６８によって生成され、そしてそれは１２０という値に丸められて、それにより 追加誤りを生じる。As mentioned earlier, the hardware configuration of divider circuit 100 is entirely combinatorial. provide a route. Therefore, the division circuit 100 has a substantially higher frequency than the clock period of the signal processing circuit. and has low propagation delay. Therefore, the division operation is executed within one clock cycle. be done. For reasons discussed below, divider circuit 100 also supports a wide range of inputs. Provides controlled error for the results. Scaled denominator circle (range 64 to 127), and the reciprocal of the scaled denominator (range 127 to 6 4) is the main source of error in the resulting quotient. The denominator is calculated by the coefficient K. The result of rescaling produces an actual rescaled denominator of 68.49. Assume that This rescaled denominator is rescaled by an integer of 68. It would be rounded to generate the denominator value, thereby introducing an error. 7th Following the description of circuit 500 in the figure, the reciprocal of the scaled denominator SRD is 8192/ 68, and it is rounded to the value 120, thereby Generates additional errors.

全体の誤りは有限の値であり、かつ６４から１２７迄の整数の精度（ｒｅｓｏｌ ｕｔｉｏｎ）に依存する。もしも、より小さい誤りが要求されるならば、除算器 １００の回路設計は１２８から２５５迄の範囲に、尺度変更された分母の値を生 成するように変更することができる。これは前記好ましい除算回路１００に比べ て、２倍の精度を生成するであろう。後者は追加データを蓄積するために１２８ バイトのメモリを明らかに要求する。明らかに、除算回路１００は、広範囲な入 力に対してコントロールされた誤りを生成するように設計することができる。The total error is a finite value and has an integer precision (resol) from 64 to 127. tion). If a smaller error is required, the divider 100 circuit designs yield scaled denominator values ranging from 128 to 255. It can be changed to This is compared to the preferred division circuit 100. would produce twice the precision. The latter is 128 to accumulate additional data. Obviously requires bytes of memory. Clearly, the divider circuit 100 has a wide range of inputs. It can be designed to produce a controlled error in force.

当業者は、除算器１００のブロックが市販されているマイクロコンピュータのソ フトウェアプログラムで実現できるということを理解するであろう。ソフトウェ アプログラムは、任意の適切なマイクロプロセッサのためのアセンブラのような 低レベルのプログラム言語か、またはＦＯＲＴＲＡＮのような高レベルのプログ ラム言語で実現することができる。Those skilled in the art will appreciate that the block of divider 100 is compatible with commercially available microcomputer software. You will understand that this can be accomplished with a software program. software The program is an assembler-like program for any suitable microprocessor. A low-level programming language or a high-level program like FORTRAN This can be implemented using the Ram language.

ＦＩＧ、３ ＦＩＧ、８ ｓｎ（０）　５ｎ（１）　５ｎ（２）　５ｎ（３）　５ｎ（４）　５ｎ（５）　 ５ｎ（６）　５ｎ（７）ＦｌＹλ６ 国際調査報告 １ｉ−−ＩＩＩＩ＠【＾ｅｏ１＋ｅａ＋：ｍ　１ｉｅｘｉ／ｎｅｗげ１１１７ＭFIG.3 FIG.8 sn(0) 5n(1) 5n(2) 5n(3) 5n(4) 5n(5) 5n(6) 5n(7)FlYλ6 international search report 1i--III @ [＾eo1+ea+:m 1iexi/newge1117M

Claims (4)

【特許請求の範囲】[Claims] １．単一のクロックサイクル内で分子信号および分母信号により表わされる２つ の数の商に近似する数を表わす２進信号を提供するための装置であって、前記分 母信号に結合され前記分母信号を所定の範囲内に尺度変更するために前記分母信 号の大きさに応じてスケールファクタ信号を発生するための第１の組合わせ論理 装置、前記分母信号および前記スケールファクタ信号に結合され前記スケールフ ァクタ信号により前記分母信号を尺度変更することから得られる前記所定の範囲 内の数を表わす尺度変更された分母信号を発生するための第２の組合わせ論理装 置、 前記尺度変更された分母信号によりアドレスされ前記所定の範囲内の前記尺度変 更された分母の逆数に対応する信号表現をその中に格納するメモリ装置、そして 前記メモリ装置に結合され前記尺度変更された分母の逆数に対応する前記信号を 前記分子信号により乗算するための組合わせ乗算装置、 を具備する２つの数の商に近似する数を表わす２進信号を提供するための装置。1. The two signals represented by the numerator and denominator signals within a single clock cycle Apparatus for providing a binary signal representing a number approximating the quotient of the numbers said denominator signal coupled to a mother signal to scale said denominator signal within a predetermined range. first combinatorial logic for generating a scale factor signal according to the magnitude of the signal; a device coupled to the denominator signal and the scale factor signal; said predetermined range obtained from scaling said denominator signal by a factor signal; a second combinational logic device for generating a scaled denominator signal representing a number in Place, the scale change within the predetermined range addressed by the scaled denominator signal; a memory device storing therein a signal representation corresponding to the reciprocal of the modified denominator; the signal coupled to the memory device and corresponding to the reciprocal of the scaled denominator; a combinatorial multiplier for multiplying by the molecular signal; Apparatus for providing a binary signal representing a number approximating the quotient of two numbers comprising . ２．前記第２の組合わせ論理装置は前記分母信号を右シフトするための手段を具 備する請求の範囲第１項に記載の装置。2. The second combinational logic device includes means for right shifting the denominator signal. An apparatus according to claim 1, comprising: ３．さらに、前記分子信号および前記スケールファクタ信号に結合され尺度変更 された分子信号を発生するための第３の組合わせ論理装置を含み、かつ前記組合 わせ乗算装置は前記尺度変更された分母の逆数に対応する前記信号を前記尺度変 更された分子信号により乗算する請求の範囲第１項に記載の装置。3. further coupled and scaled to the molecular signal and the scale factor signal; a third combinatorial logic device for generating a molecular signal that is The scale multiplier scales the signal corresponding to the reciprocal of the scaled denominator. 2. Apparatus according to claim 1, wherein the multiplier is multiplied by the modified molecular signal. ４．前記組合わせ乗算手段はブース乗算器を具備する請求の範囲第１項に記載の 装置。4. 2. A method according to claim 1, wherein said combinatorial multiplication means comprises a Booth multiplier. Device.