JPH0448820A

JPH0448820A - 半導体集積回路

Info

Publication number: JPH0448820A
Application number: JP2158360A
Authority: JP
Inventors: Atsushi Oba; 敦大庭; Shigeki Obayashi; 茂樹大林
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-06-15
Filing date: 1990-06-15
Publication date: 1992-02-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は半導体集積回路に関し、特に、ＢｉＣＭＯ３
技術を応用可能な同期式半導体集積回路に関する。

［従来の技術］従来より、内部同期信号により入力および出力信号が制
御される同期式半導体集積回路が開発されている。また
他方では、高速動作が可能でかつ消費電力が少ない半導
体集積回路を得るために、バイポーラトランジスタとＭ
ＯＳＦＥＴとを同一チップ上に集積化する複合集積化技
術が開発されている。この複合集積化技術をＢｉＣＭＯ
３技術と呼ぶ。

同期式半導体集積回路の一例として、第９図にセルフタ
イム・ランダムアクセスメモリ（以下、ＳＴＲＡＭと呼
ぶ）が示される。このＳＴＲＡＭは、たとえば特開昭５
９−１２４０７５号や特開昭６３−°１７５２８６号に
開示されている。

ＳＴＲＡＭは、入力および出力信号がクロック信号によ
り制御される同期式ＲＡＭであり、書込動作がクロック
信号により起動され、書込パルスが内部で自動的に生成
される点で、一般によく使用される非同期式ＲＡＭとは
異なる。

実際のメモリシステムではアドレスなどの入力信号にス
キニーが発生するので、誤動作を防止するためにサイク
ルタイムを長くする必要がある。

これに対して、ＳＴＲＡＭでは、入力および出力信号が
データ保持回路に保持され、入力および出力動作がクロ
ック信号により制御されるので、入力信号にスキューが
生じてもシステムレベルでの信号のスキニーの問題を考
慮する必要がない。

第９図において、ＳＴＲＡＭは、外部から与えられるア
ドレス信号ＡＤＤ、入力データＤＩＮ。

ライトイネーブル信号ＷＥおよびチップセレクト信号■
を一時的に保持する入力データ保持回路１と、マルチプ
レクサ２からの出力データを一時的に保持する出力デー
タ保持回路３とを備える。

また、ＳＴＲＡＭは、内部クロック発生回路４および書
込パルス発生回路５を備える。内部クロック発生回路４
は、外部クロック信号ＣＬＫＯを受け、入力データ保持
回路１および出力データ保持回路３におけるデータの取
込および保持を制御する内部クロック信号ＣＬＫＩを発
生する。書込パルス発生回路５は、内部クロック信号Ｃ
ＬＫＩ、ライトイネーブル信号ＷＥおよびチップセレク
ト信号で丁に応答して所定の書込パルスを所定のタイミ
ングで発生する。

入力データ保持回路１に保持されたアドレス信号ＡＤＤ
は内部クロック信号ＣＬＫＩに応答して所定のタイミン
グで行デコーダ６ａおよび列デコーダ６ｂに与えられる
。メモリセルアレイ７は複数行および複数列にマトリク
ス状に配置された複数のメモリセルを含む。行デコーダ
６ａおよび列デコーダ６ｂはアドレス信号に応答してメ
モリセルアレイ７内のメモリセルを選択する。入力デー
タ保持回路１に保持された入力データＤＩＮは内部クロ
ック信号ＣＬＫＩに応答してセンスアンプ・書込ドライ
バ８およびマルチプレクサ２に与えられる。書込時には
、書込パルス発生回路５からの書込パルスに応答して、
センスアンプ番書込ドライバ８が制御され、選択された
メモリセルにデータの書込が行なわれる。続出時には、
書込パルス発生回路５からの書込パルスに応答してセン
スアンプ・書込ドライバ８が制御され、選択されたメモ
リセルからデータが読出される。センスアンプにより増
幅されたデータはマルチプレクサ２を介して出力データ
保持回路３に与えられる。出力データ保持回路３はデー
タを一時的に保持し、内部クロック信号ＣＬＫＩに応答
してそのデータを出力データＤＯＵＴとして外部に出力
する。

複数のＳＴＲＡＭを用いてシステムを構成した場合、ア
ドレス信号などの入力信号にスキューがあっても、外部
クロック信号に応答して複数のＳＴＲＡＭへのデータの
取込が同時に行なわれる。

したがって、データが出力されるタイミングのばらつき
を、単体のＲＡＭ自体のアクセスタイムのばらつきまで
抑えることが可能となる。このように、ＳＴＲＡＭを用
いれば、システムのサイクルタイムを各ＳＴＲＡＭに与
えられ入力信号のスキューを考慮せずに設定することが
できるので、同じアクセスタイムを有する非同期式ＲＡ
Ｍを用いた場合よりもシステムのサイクルタイムを縮め
ることができる。

このようなＳＴＲＡＭにＢｉＣＭＯ８技術を応用するこ
とが考えられる。この場合、入出力回路にバイポーラ回
路を使用し、メモリセルおよびその周辺回路にＣＭＯ８
回路を使用する。これにより、バイポーラ技術のみでは
実現が困難であるＥＣＬ（エミッタ結合論理）インタフ
ェイスを有する大容量のＳＴＲＡＭを実現することがで
きる。

第１０図は、ＥＣＬインタフェイスを有するＳＴＲＡＭ
にＢｉＣＭＯ５技術を応用した場合のＥＣＬ人カバッフ
ァ回路からデコーダまでの構成の一例を示す図である。

ＥＣＬ人カバッファ回路１０ａは、ＥＣＬレベルの入力
信号Ｖｉｎを受け、ＥＣＬレベルの相補な出力信号ａ、
　　ａを出力する。レベル変換回路２０は、ＥＣＬレベ
ルの相補な出力信号ａ、　　ａを受け、ＭＯＳレベルの
相補な出力信号す、　　ｂを出力する。通常、レベル変
換回路２０の負荷駆動能力は小さいので、レベル変換回
路２０の出力側にはドライバ回路３０が接続される。ド
ライバ回路３０は、ＭＯＳレベルの出力信号す、　　ｂ
を受け、相補な出力信号Ｃ１τを出力し、大きな負荷を
有するデコーダ４０を駆動する。なお、デコーダ４０に
は、複数のＥＣＬ人カバカ８２フフが与えられるが、第１０図には１組のＥＣＬ入力バッフ
ァ回路１０ａルベル変換回路２０およびドライバ回路３
０のみが示される。

ＥＣＬ人カバッフ７回路１０ａは、バイポーラトランジ
スタ１０１〜１０３，１０５，１０６。

１１３〜１１６、抵抗２０１，２０２および定電流源９
０１〜９０４を含む。トランジスタ１０１および定電流
源９０１が入力部を構成する。トランジスタ１０１のベ
ースはＥＣＬレベルの入力信号Ｖｉｎを受け、コレクタ
は接地電圧Ｖｃｃを受ける接地端子１１に接続され、エ
ミッタは負電圧ｖＥＥを受ける電源端子１２に定電流源
９０１を介して接続されている。

トランジスタ１０２，１０３が入力用カレントスイッチ
を構成する。トランジスタ１０２のベースはトランジス
タ１０１のエミッタに接続され、コレクタは抵抗２０１
を介して接地端子１１に接続されている。トランジスタ
１０３のベースは基準電圧ｖＢＢを受け、コレクタは抵
抗２０２を介して接地端子１１に接続されている。トラ
ンシフ。

り１０２．１０３のエミッタはトランジスタ１１３のコ
レクタに共通に接続されている。トランジスタ１１３の
ベースはクロック信号ＣＬＫを受け、エミッタは定電流
源９０２を介して電源端子１２に接続されている。

トランジスタ１０５．１０６および定電流源９０３、９
０４が出力部を構成する。トランジスタ１０５のベース
はトランジスタ１０２のコレクタに接続され、コレクタ
は接地端子１１に接続され、エミッタは定電流源９０３
を介して電源端子１２に接続されている。トランジスタ
１０６のベースはトランジスタ１０３のコレクタに接続
され、コレクタは接地端子１１に接続され、エミッタは
定電流源９０４を介して電源端子１２に接続されている
。

トランジスタ１１４，１１５がデータ保持用カレントス
イッチを構成する。トランジスタ１１４のベースはトラ
ンジスタ１０５のエミッタに接続され、コレクタはトラ
ンジスタ１０３のコレクタに接続されている。トランジ
スタ１１５のベースはトランジスタ１０６のエミッタに
接続され、コレクタはトランジスタ１０２のコレクタに
接続されている。トランジスタ１１４，１１５のエミッ
タはトランジスタ１１６のコレクタに共通に接続されて
いる。トランジスタ１１６のベースはクロック信号ＣＬ
Ｋを受け、エミッタは定電流源９０２に接続されている
。

トランジスタ１０５．１０６のエミッタから相補な出力
信号ａ，　　ａが取出される。

なお、クロック信号ＣＬＫ，ＣＬＫは相補な信号であり
、内部クロック発生回路から発生される。

通常、接地電圧ＶＣＣはＯＶに設定され、負電圧ＶＥｔ
ｊｔ　　４．５Ｖまたは−５．２Ｖに設定される。ＥＣ
Ｌレベルの入力信号Ｖｉｎの＠Ｈ”レベルは通常−〇．
９Ｖであり　ＩＩＬ″レベルは通常−１，７■である。

基準電圧ＶＢＢはトランジスタ１０２のベース電圧の“
Ｈ″レベル“Ｌ”レベルとの中間電圧となるように設定
されている。

次に、第１０図のＥＣＬ人カバカ８２フフ作を説明する
。

クロック信号ＣＬＫが“Ｌ”レベルでありかつクロック
信号ＣＬＫが“Ｈ”レベルである場合、トランジスタ１
１３がオンし、トランジスタ１１６がオフする。これに
より、トランジスタ１０２。

１０３から構成される入力用カレントスイッチが動作し
、トランジスタ１１４，１１５から構成されるデータ保
持用カレントスイッチは動作しない。

この場合、入力信号Ｖｉｎが“Ｈ”レベルであれば、ト
ランジスタ１０２がオンし、トランジスタ１０３がオフ
する。それにより、トランジスタ１０５のベース電圧は
“Ｌ″レベルなり、トランジスタ１０６のベース電圧は
“Ｈ”レベルとなる。その結果、出力信号ａ　（ＯＲ出
力）は“Ｈ。

レベルになり、出力信号ａ　（ＮＯＲ出力）は“Ｌ“レ
ベルになる。

逆に、入力信号Ｖｉｎが“Ｌ”　レベルであれば、トラ
ンジスタ１０２がオフし、トランジスタ１０３がオンす
る。それにより、トランジスタ１０５のベース電圧は“
Ｈ″レベルなり、トランジスタ１０６のベース電圧は“
Ｌ″レベルなる。その結果、出力信号ａは“Ｌ”レベル
になり、出力信号τは“Ｈ”レベルになる。

クロック信号ＣＬＫが“Ｈ”レベルでありかつクロック
信号ＣＬＫが“Ｌ”レベルである場合には、トランジス
タ１１３がオフし、トランジスタ１１６がオンする。そ
れにより、トランジスタ１０２．１０３から構成される
入力用カレントスイッチは動作せず、トランジスタ１１
４．１１５から構成されるデータ保持用カレントスイッ
チが動作する。その結果、入力信号Ｖｉｎの状態にかか
わらず、出力信号ａ、　　ａの状態が保持される。

このように、第１０図に示されるＥＣＬ入カバッファ回
路１０ａは、入力信号Ｖｉｎに従って出力信号ａ、了を
出力する状態と入力信号Ｖｉｎにかかわらず出力信号ａ
、　　ａを保持する状態とに、クロック信号ＣＬＫ、Ｃ
ＬＫに応答して選択的に切換えられるデータ保持回路を
有している。

第１１図は、ＥＣＬインタフェイスを有するＳＴＲＡＭ
にＢｉＣＭＯ８技術を応用した場合のＥＣＬ人カバッフ
ァ回路からデコーダまでの構成の他の例を示す図である
。

第１１図に示されるＥＣＬ入カバッファ回路１０ｂが第
１０図に示されるＥＣＬ人カバッファ回路１０ａと異な
るのは、トランジスタ１１４〜１１６からなるデータ保
持回路が設けられていない点である。そのため、ＥＣＬ
人カバッファ回路１０ｂは、入力信号Ｖｉｎに従って相
補な出力信号ａ、　　ａを導出する。レベル変換回路２
０とドライバ回路３０との間にはＣＭＯＳデータ保持回
路５０が接続されている。

ＣＭＯＳデータ保持回路５０は、ＮＭＯＳトランジスタ
３１３，３１４、ＰＭＯ８）ランジスタ４１５．４１６
およびインバータ２３から構成されるＣＭＯ８）ランス
ファゲートと、クロスカップルされたインバータ２１．
２２とを含む。ＣＭＯ８）ランスファゲートは、レベル
変換回路２０の出力信号す、　　ｂを受け、クロック信
号ＣＬＫにより制御される。クロスカップルされたイン
バータ２１．２２の出力信号ｄ、　　ｄはドライバ回路
３０に与えられる。

なお、クロック信号ＣＬＫは内部クロック発生回路から
発生される。

クロック信号ＣＬＫが“Ｈ”レベルであると、レベル変
換回路２０の出力信号す、　　ｂはＣＭＯＳトランスフ
ァゲートを介してクロスカップルされたインバータ２１
．２２に伝えられる。したがって、ＣＭＯＳデータ保持
回路５０の出力信号ｄ。

ｄは、入力信号Ｖｉｎに従って変化する。

クロック信号ＣＬＫが“Ｌルベルであると、レベル変換
回路２０の出力信号す、　　ｂはクロスカップルされた
インバータ２１．２２に伝達されない。したがって、Ｃ
ＭＯＳデータ保持回路５０の出力信号ｄ、　　ｄの状態
は、入力信号Ｖｉｎの状態にかかわらず保持される。ド
ライバ回路３０は、出力信号ｄ、　　ｄを受けて出力信
号Ｃ２τを出力し、大きな負荷を有するデコーダ４０を
駆動する。

なお、インバータ２１．２２の各々は、第１２図に示さ
れるように、接地端子１１と電源端子１２との間に接続
されたＰＭＯ３）ランジスタ４１７およびＮＭＯＳトラ
ンジスタ３１５からなる。

レベル変換回路２０としてはたとえば第１３図、第１４
図および第１５図に示すような回路が提案されている。

第１３図のレベル変換回路は、特開昭６０−１３２４１
６号公報、特開昭６２−１２３８２５号公報等に示され
ている。

第１３図のレベル変換回路は、接地端子１１と電源端子
１２との間に接続された第１および第２のカレントミラ
ー回路からなる。第１のカレントミラー回路は、ＰＭＯ
８）ランジスタ４１８，４１９およびＮＭＯＳトランジ
スタ３１６，３１７を含む。第２のカレントミラー回路
は、ＰＭＯＳトランジスタ４２０，４２１およびＮＭＯ
８）ランジスタ３１８．３１９を含む。トランジスタ４
１９．４２０のゲートにはＥＣＬ人カバッファ回路の出
力信号ａが与えられ、トランジスタ４１８゜４２１のゲ
ートには出力信号ｉが与えられる。トランジスタ４２１
とトランジスタ３１９との接続点からＭＯＳレベルの出
力信号すが取出され、トランジスタ４１９とトランジス
タ３１７との接続点からＭＯＳレベルの出力信号すが取
出される。

出力信号す、　　ｂの“Ｈ”レベルは接地電圧ｖ０゜で
あり、“Ｌ”レベルは負電圧ＶＩ！、である。

たとえば、出力信号ａが“Ｈ”レベルとなりかつ出力信
号ｉが“Ｌルベルになると、トランジスタ４１８．４２
１がオンし、トランジスタ４１９．４２０がオフする。

それにより、トランジスタ３１７がオンし、トランジス
タ３１９がオフする。したがって、出力信号すは“Ｈ”
レベル（接地電圧Ｖｃｃ）となり、出力信号すは“Ｌ＃
レベル（負電圧Ｖｐ１りとなる。

第１４図のレベル変換回路は、１．Ｆｕｋｕｓｈｉ　　
ｅｔ、　　ａｌ、：　　“Ａ　　２５６Ｋｂｉｔ　　Ｅ
ＣＬＲＡＭ　　ｗｉｔｈ　　ｒｅｄｕｎｄａｎｃｙ１９
８８　　ｌ５ＳＣＣ，ｐｐ、１３４−１３５（Ｆ　ｅ　
ｂ、　　１９８８）に示されている。

第１４図のレベル変換回路は、ＰＭＯＳトランジスタ４
０５〜４０８、ＮＭｏ５トランジスタ３０３〜３０６お
よびバイポーラトランジスタ１０９．１１０を含む。接
地端子１１と電源端子１２との間にトランジスタ４０５
．４０６が直列に接続される。また、接地端子１１と電
源端子１２との間にトランジスタ４０７，４０８が直列
に接続される。

ＥＣＬ人カバッフ７回路の出力信号ａはトランジスタ４
０６，４０７のゲートに与えられ、出力信号ｉはトラン
ジスタ４０５，４０８のゲートに与えられる。トランジ
スタ４０５とトランジスタ４０６との接続点はトランジ
スタ１０９のベースに接続され、かつトランジスタ３０
３を介して電源端子１２に接続される。トランジスタ４
０７とトランジスタ４０８との接続点はトランジスタ１
１０のベースに接続され、かつトランジスタ３０６を介
して電源端子１２に接続される。

トランジスタ１０９のコレクタは接地端子１１に接続さ
れ、エミッタはトランジスタ３０４を介して電源端子１
２に接続される。トランジスタ１１０のコレクタは接地
端子１１に接続され、エミッタはトランジスタ３０５を
介して電源端子１２に接続される。また、トランジスタ
１０９のエミッタはトランジスタ３０５．３０６のゲー
トに接続され、トランジスタ１１０のエミッタはトラン
ジスタ３０３，３０４のゲートに接続される。トランジ
スタ１０９のエミッタから出力信号すが取出され、トラ
ンジスタ１１０のエミッタから出力信号すが取出される
。

出力信号ａが“Ｈ”レベルとなりかつ出力信号ａが“Ｌ
”レベルになると、トランジスタ４０５゜４０８がオン
し、トランジスタ４０６，４０７がオフする。それによ
り、トランジスタ１０９はオンし始め、トランジスタ１
１０はオフし始める。

すると、トランジスタ１０９のエミッタは急速に充電さ
れて、トランジスタ３０５，３０６のゲート電圧が立上
り、それらのトランジスタがオンする。このため、トラ
ンジスタ１１０およびトランジスタ３０３．３０４がオ
フする。

したがって、出力信号すは“Ｈ”レベル（接地電圧Ｖｃ
ｃ　Ｖｒ）になり、出力信号すは“Ｌ”レベル（負電圧
ＶＥＩりになる。

ここで、ｖｆはバイポーラトランジスタにほとんど電流
が流れない場合のそのトランジスタのベース・エミッタ
間電圧を表わす。

第１５図のレベル変換回路は、先に出願された特願平１
−１２７１１３号に開示されている。

第１５図のレベル変換回路は、ＰＭＯ３）ランジスタ４
１１．４１４およびＮＭＯ８）ランジスタ３０９〜３１
２を含む。トランジスタ４１１゜３０９が第１のＣＭＯ
８反転回路を構成し、トランジスタ４１４，３１０が第
２のＣＭＯ８反転回路を構成する。ＥＣＬ人カバッファ
回路の出力信号ａはトランジスタ４１４．３１０のゲー
トに与えられ、出力信号ｉはトランジスタ４１１．３０
９のゲートに与えられる。トランジスタ４１１とトラン
ジスタ３０９との接続点はトランジスタ３１２のゲート
に接続され、トランジスタ４１４とトランジスタ３１０
との接続点はトランジスタ３１１のゲートに接続されて
いる。トランジスタ４１１．４１４のソースは接地端子
１１に接続され、トランジスタ３１１．３１２のソース
は電源端子１２に接続される。トランジスタ４１１とト
ランジスタ３０９との接続点からＭＯＳレベルの出力信
号すが取出され、トランジスタ４１４とトランジスタ３
１０との接続点からＭＯＳレベルの出力信号すが出力さ
れる。

出力信号ａが“Ｈ”レベルになりかつ出力信号ｉが“Ｌ
ルーベルになると、トランジスタ４１１゜３１０がオン
し、トランジスタ３０９，４１４がオフする。これによ
り、トランジスタ３１２がオンし、トランジスタ３１１
がオフする。したがって、出力信号すが“Ｈ”レベル（
接地電圧Ｖｃｃ）になり、出力信号下が“Ｌ”レベル（
負電圧ｖＥ２）になる。

この場合、出力信号ａの電位は約−０，８ｖであるので
、トランジスタ４１４は十分に非導通となっている。し
たがって、トランジスタ４１４゜３１０により構成され
る第２のＣＭＯＳ反転回路には貫通電流は流れない。ま
た、出力信号ｉの電位は−１，８ｖとなっているので、
トランジスタ３０９は完全には非導通となっていない。

しかし、このとき出力信号すの電位が負電圧Ｖ０２まで
低下しているので、トランジスタ３１１は完全に非導通
になっている。したがって、トランジスタ４１１．３０
９により構成される第１のＣＭＯＳ反転回路には貫通電
流は流れない。

［発明が解決しようとする課題］第１０図に示されるＥＣＬ人カバツファ回路１０ａにお
いては、トランジスタ１０５，１０６および定電流源９
０３，９０４からなる出力部にトランジスタ１１４，１
１５からなるデータ保持用カレントスイッチが接続され
ている。そのため、出力信号ａ、　　ａが導出される出
力ノードの負荷容量が大きくなっている。その結果、入
力信号Ｖｉｎから出力信号Ｂ、　　ａまでの遅延時間が
第１１図に示されるＥＣＬ人カバッフ７回路１０ｂより
も大きいという問題がある。

また、レベル変換回路の感度を維持しつつそれを高速に
動作させるためにはレベル変換回路に与える入力信号の
振幅をある程度大きくとる必要がある。しかし、第１０
図に示されるＥＣＬ人カバッフ７回路１０ａでは、デー
タ保持用カレントスイッチを構成するトランジスタ１１
４．１１５の飽和を避けるために、出力信号ａ、　　ａ
の振幅をあまり大きくすることができない。したがって
、第１０図に示されるレベル変換回路２０における出力
信号ａ、ｉから出力信号す、下までの遅延時間は、第１
１図に示されるレベル変換回路２０における遅延時間に
比べて大きくなる。

一方、第」１図に示されるＥＣＬ人カバッフ７回路１０
ｂにおいては、データ保持用カレントスイッチを有さな
いので、入力信号Ｖｉｎから出力信号ａ、　　ａまでの
遅延時間は小さい。また、トランジスタの飽和を考慮し
ないでよいので、ＥＣＬ人カバッファ回路１０ｂの出力
信号ａ、　　ａの振幅を大きくとることができる。した
がって、レベル変換回路２０を高速に動作させることが
できる。

しかしながら、レベル変換回路２０とドライバ回路３０
との間にＣＭＯＳデータ保持回路５０が接続されている
ので、レベル変換回路２０の出力信号す、　　ｂからＣ
ＭＯＳデータ保持回路５０の出力信号ｄ、　　ｄまでの
遅延時間が生じることになる。

この遅延時間は、第１０図に示されるＥＣＬ人力人力３
テ７７ッチを有するために増加した遅延時間よりもさらに大き
い。

上記のように、第１０図および第１１図に示される回路
構成では、ＥＣＬ人カバッファ回路に与えられる入力信
号Ｖｉｎからドライバ回路３０に与えられる出力信号ま
でに遅延時間が生ずることになる。

この発明の目的は、第１の論理レベルの入力信号を第２
の論理レベルの信号に変換する機能およびそのレベル変
換された信号を保持する保持械能を有する半導体集積回
路において、信号の保持機能を有することによる遅延時
間をなくし、高速なレベル変換動作を可能にすることで
ある。

［課題を解決するための手段］この発明に係る半導体集積回路は内部同期信号を発生す
る手段を備えた半導体集積回路であって、入力バッファ
手段およびレベル変換手段を備える。

入力バッファ手段は、第１の論理レベルの入力信号を受
ける。レベル変換手段は、入力バッファ手段の出力信号
を受け、その出力信号を第２の論理レベルの信号にレベ
ル変換するレベル変換機能と、レベル変換された信号を
保持する信号保持機能とを有し、内部同期信号に応答し
てレベル変換機能および信号保持機能のいずれか一方を
選択的に活性化させる。

［作用］この発明に係る半導体集積回路においては、レベル変換
手段がレベル変換機能と信号保持機能とを有し、内部同
期信号に応答してレベル変換機能および信号保持機能の
いずれか一方が選択的に活性化される。内部同期信号に
応答してレベル変換手段のレベル変換機能が活性化され
ると、入力バッファ手段の出力信号が第２の論理レベル
の信号にレベル変換される。内部同期信号に応答してレ
ベル変換手段の信号保持機能が活性化されると、レベル
変換された信号が保持される。

このように、内部同期信号に応答してレベル変換手段の
機能が選択的に活性化されるので、信号保持機能を有す
ることによる遅延時間の増加がなく、高速にレベル変換
動作を行うことが可能となる。

［実施例］以下、この発明の実施例を図面を参照しながら詳細に説
明する。

第１図は、この発明の第１の実施例の構成を示す回路図
である。

第１図において、ＥＣＬ人カバッフ７回路１０は、レベ
ル変換回路２０を介してドライバ回路３０に接続されて
いる。ドライバ回路３０はデコーダ４０に接続されてい
る。ＥＣＬ人カバッファ回路１０の構成は、第１１図に
示されるＥＣＬ人カバッファ回路１０ｂの構成と同様で
ある。

レベル変換回路２０は、ＰＭＯＳトランジスタ４０１〜
４０４，４２２，４２３およびＮＭＯＳトランジスタ３
０１．３０２を含む。トランジスタ４２２のソースは接
地端子１１に接続され、ドレインはノードＮ３に接続さ
れ、ゲートはタロツク信号ＣＬＫを受ける。トランジス
タ４２３のソースは接地端子１１に接続され、ドレイン
はノードＮ４に接続され、ゲートはクロック信号ＣＬＫ
を受ける。

タロツク信号ＣＬＫ、ＣＬＫは相補な信号であり、内部
クロック発生回路（第９図参照）により発生される。

トランジスタ４０１のソースはノードＮ３に接続され、
ドレインはノードＮ１に接続される。トランジスタ４０
２のソースはノードＮ４に接続され、ドレインはノード
Ｎ１に接続される。トランジスタ３０１のドレインはノ
ードＮ１に接続され、ソースは電源端子１２に接続され
る。

トランジスタ４０３のソースはノードＮ４に接続され、
ドレインはノードＮ２に接続される。トランジスタ４０
４のソースはノードＮ３に接続され、ドレインはノード
Ｎ２に接続される。トランジスタ３０２のドレインはノ
ードＮ２に接続され、ソースは電源端子１２に接続され
る。

トランジスタ４０２，３０１のゲートはノードＮ２に接
続され、トランジスタ４０３．３０２のゲートはノード
Ｎ１に接続される。トランジスタ４０１のゲートにはＥ
ＣＬ人カバツファ回路１０の出力信号ａが与えられ、ト
ランジスタ４０４のゲートには出力信号ｉが与えられる
。ノードＮ１から出力信号すが取出され、ノードＮ２か
ら出力信号すが取出される。

トランジスタ４０１〜４０４，３０１，３０２によりレ
ベル変換機能とデータ保持機能とを有するデータ保持回
路が構成される。レベル変換機能はトランジスタ４０１
，４０４，３０１，３０２により達成され、データ保持
機能はトランジスタ４０２．４０３，３０１，３０２に
より達成される。トランジスタ４２２，４２３によりそ
れらの機能が選択的に活性化される。

次に、第１図の実施例の動作を説明する。

入力信号Ｖｉｎが“Ｈ”レベルであれば、トランジスタ
１０２がオンしかつトランジスタ１０３がオフする。し
たがって、出力信号ａ　（ＯＲ１ｇ力）は“Ｈ”レベル
になり、かつ出力信号ａ　（ＮＯＲ出力）は“Ｌ″レベ
ルなる。

逆に、入力信号Ｖｉｎが″Ｌルベルであれば、トランジ
スタ１０２がオフしかつトランジスタ１０３がオンする
。それにより、出力信号ａは“Ｌ′″レベルになり、出
力信号子は“Ｈ”レベルになる。

クロック信号ＣＬＫが“Ｌ”レベルでありかつクロック
信号ＣＬＫが“Ｈ”レベルである場合には、トランジス
タ４２２がオンし、トランジスタ４２３がオフする。そ
のため、トランジスタ４０２．４０３には電流が流れな
い。したがって、トランジスタ４０２，４０３，３０１
，３０２により達成されるデータ保持機能は失われ、ト
ランジスタ４０１，４０４，３０１，３０２により達成
されるレベル変換機能が活性化される。

出力信号ａが“Ｈ”レベルでありかつ出力信号がａ　　
”Ｌ”　レベルである場合には、トランジスタ４０１が
オフし、トランジスタ４０４がオンする。

そのため、出力信号すが“Ｈ”レベル（接地電圧Ｖｃｃ
）になり、出力信号すが“Ｌ″レベル負電圧ＶＥＩりに
なる。

逆に、出力信号ａが“Ｌ”レベルでありかつ出力信号Ｔ
が“Ｈ″レベルある場合には、トランジスタ４０１がオ
ンし、トランジスタ４０４がオフする。そのため、出力
信号すが“Ｌ″レベル負電圧Ｖ。０）になり、出力信号
すが“Ｈ”レベル（接地電圧Ｖｃｅ）になる。

このようにして、トランジスタ４０１，４０４゜３０１
．３０２により達成されるレベル変換機能によって、Ｅ
ＣＬレベルの出力信号ａ、　　ａがＭＯＳレベルの出力
信号す、ｂに変換される。

クロック信号ＣＬＫがＨ”レベルでありかつクロック信
号ＣＬＫ＞（″Ｌ″レベルであ・る場合には、トランジ
スタ４２２がオフし、トランジスタ４２３がオンする。

そのためトランジスタ４０１゜４０４には電流が流れな
い。したがって、トランジスタ４０１，４０４，３０１
，３０２により達成されるレベル変換機能が失われ、ト
ランジスタ４０２．４０３，３０１，３０２により達成
されるデータ保持機能が活性化される。

その結果、出力信号ａ、ａの状態がノードＮｌ。

Ｎ２に伝わらず、出力信号す、　　ｂの状態が保持され
る。

第２図は、この発明の第２の実施例の構成を示す回路図
である。

第２図のＥＣＬ人カバッフ７回路１０が第１図に示され
るＥＣＬ人カバッファ回路と異なるのは、内部クロック
発生回路（第９図参照）からのクロック信号ＣＬＫを受
けるバイポーラトランジスタ１０４がさらに設けられて
いる点、および、バイポーラトランジスタ１０７および
定電流源９０５がさらに設けられている点である。

トランジスタ１０４のコレクタは抵抗２１０を介して接
地端子１１に接続され、エミッタは定電流源９０２に接
続され、ベースはクロック信号ＣＬＫを受ける。ここで
、クロック信号ＣＬＫの“Ｈ”レベルは、トランジスタ
１０２のベース電圧の“Ｈ”レベルより高く設定され、
クロック信号ＣＬＫの“Ｌ”レベルは、基準電圧ＶＢＢ
より低く設定されている。

トランジスタ１０７のコレクタは接地端子１１に接続さ
れ、エミッタは定電流源９０５を介して電源端子１２に
接続され、ベースはトランジスタ１０４のコレクタに接
続される。トランジスタ１０７のエミッタから制御信号
ｅが取出される。

第２図に示されるレベル変換回路２０が第１図に示され
るレベル変換回路２０と異なるのは、トランジスタ４２
２が取除かれ、トランジスタ４０１．４０４のソースが
直接接地端子１１に接続される点である。トランジスタ
４２３のゲートにはクロック信号ＣＬＫとは逆相の制御
信号ｅが与えられる。

クロックＣＬＫが“Ｌ”レベルであれば、トランジスタ
１０４がオフする。それにより、制御信号ｅは”Ｈ″レ
ベルなる。したがって、トランジスタ４２３はオフし、
トランジスタ４０２，４０３には電流が流れない。その
ため、トランジスタ４０２，４０３，３０１，３０２に
より達成されるデータ保持機能が失われる。この結果、
第１図の実施例の場合と同様にして出力信号ａ、　　ａ
がレベル変換回路２０のレベル変換機能によりＭＯＳレ
ベルの出力信号す、　　ｂに変換される。

クロックＣＬＫが“Ｈ”レベルであれば、トランジスタ
１０４はオンする。それにより、制御信号ｅが“Ｌ″レ
ベルなり、トランジスタ４２３がオンする。また、出力
信号ａ、ａは、入力信号Ｖｉｎの状態にかかわらず、い
ずれも“Ｈ”レベルとなり、トランジスタ４０１，４０
２がオフする。その結果、トランジスタ４０２，４０３
，３０１．３０２により達成されるデータ保持機能が活
性化され、トランジスタ４０１，４０４，３０１．３０
２により達成されるレベル変換機能が失われる。したが
って、出力信号す、ｂの状態が保持される。

第１図および第２図の実施例におけるＥＣＬ人カバッフ
ァ回路１０はＥＣＬ回路により構成されたデータ保持回
路を有さないので、入力信号Ｖｉｎから出力信号ａ、　
　ａまでの遅延時間は小さく、また、レベル変換回路２
０を高速に動作させるのに十分な出力信号ａ、　　ａの
振幅をとることが可能となる。また、第１図および第２
図に示されるレベル変換回路２０においては、データ保
持回路の電位増幅機能を利用してレベル変換を行なって
いるので、データ保持機能を有することによる遅延時間
の増加はない。

第３図〜第８図は、レベル変換回路２０の変更例を示す
回路図である。

第３図のレベル変換回路は、第１図および第２図に示さ
れるレベル変換回路２０にバイポーラトランジスタ１０
７．１０８および抵抗２０３，２０４を付加したもので
ある。トランジスタ１０７のベースはトランジスタ４０
１のドレインに接続され、コレクタは接地端子に接続さ
れ、エミッタはトランジスタ４０２のドレインに接続さ
れる。

抵抗２０３はトランジスタ１０７のベースとエミッタと
の間に接続される。トランジスタ１０８のベースはトラ
ンジスタ４０４のドレインに接続され、コレクタは接地
端子に接続され、エミッタはトランジスタ４０３のドレ
インに接続される。抵抗２０４はトランジスタ１０８の
ベースとエミッタとの間に接続される。

第３図のレベル変換回路においては、トランジスタ１０
７．１０８および抵抗２０３，２０４により、出力信号
す、τの切換わりが速くなり、かつ、８力信号す、　　
ｂの負荷駆動能力が増加する。

第４図のレベル変換回路は、第１４図に示されるレベル
変換回路にＰＭＯ８）ランジスタ４０９゜４１０．４２
４．４２５を付加したものである。

トランジスタ４２４のソースは接地端子１１に接続され
、ドレインはトランジスタ４０５．４０７のソースに接
続され、ゲートはクロック信号ＣＬＫを受ける。トラン
ジスタ４０９はトランジスタ４２５のドレインとトラン
ジスタ３０４のドレインとの間に接続され、トランジス
タ４１０はトランジスタ４２５のドレインとトランジス
タ３０５のドレインとの間に接続される。トランジスタ
４２５のソースは接地端子１１に接続され、ゲートはク
ロック信号ＣＬＫを受ける。トランジスタ４０９．３０
４のゲートはトランジスタ４１０のドレインに接続され
る。トランジスタ４１０．３０５のゲートはトランジス
タ４０９のドレインに接続される。

トランジスタ４０９，４１０，３０４．３０５がデータ
保持機能を達成する。クロック信号ＣＬＫが“Ｈ”レベ
ルでありかつクロック信号ＣＬＫが“Ｌ”レベルであれ
ば、トランジスタ４２４がオフし、トランジスタ４２５
がオンする。したがって、出力信号す、　　ｂはトラン
ジスタ４０９，４１０．３０４，３０５により構成され
るデータ保持機能によって保持される。

第５図のレベル変換回路は、第４図に示されるレベル変
換回路にＮＭＯＳトランジスタ３０７゜３０８を付加し
たものである。トランジスタ３０７はトランジスタ１０
９のベースとトランジスタ３０３のドレインとの間に接
続され、トランジスタ３０８はトランジスタ１１０のベ
ースとトランジスタ３０６のドレインとの間に接続され
る。トランジスタ３０７のゲートには出力信号Ｔが与え
られ、トランジスタ３０８のゲートには出力信号ａが与
えられる。

第５図のレベル変換回路においては、トランジスタ３０
７，３０８のオンオフが出力信号ａ、　　ａにより制御
される。これにより、トランジスタ４０５からトランジ
スタ３０３に過渡的に流れる電流またはトランジスタ４
０７からトランジスタ３０６に過渡的に流れる電流が減
少する。その結果、出力信号す、ｂの切換わりが速くな
る。

第６図のレベル変換回路は、第４図に示されるレベル変
換回路からＮＭＯＳトランジスタ３０３゜３０６を取除
き、抵抗２０５．２０６を付加したものである。抵抗２
０５はトランジスタ１０９のベースとエミッタとの間に
接続され、抵抗２０６はトランジスタ１１０のベースと
エミッタとの間に接続される。

第６図のレベル変換回路においては、トランジスタ１０
９，１１０の制御が抵抗２０５，２０６を介してトラン
ジスタ３０４．３０５によりそれぞれ行なわれる。

第７図のレベル変換回路は、第１５図に示されるレベル
変換回路にＰＭＯ８）ランジスタ４１２゜４１３．４２
６．４２７を付加したものである。

トランジスタ４２６のソースは接地端子１１に接続され
、ドレインはトランジスタ４１１．４１４のソースに接
続され、ゲートはクロック信号ＣＬＫを受ける。トラン
ジスタ４１２はトランジスタ４２７のドレインとトラン
ジスタ３０９のドレインとの間に接続され、トランジス
タ４１３はトランジスタ４２７のドレインとトランジス
タ３１０のドレインとの間に接続される。トランジスタ
４２７のソースは接地端子１１に接続され、ゲートはク
ロック信号ＣＬＫを受ける。トランジスタ４１２のゲー
トはトランジスタ４１３のドレインに接続され、トラン
ジスタ４１３のゲートはトランジスタ４１２のドレイン
に接続される。トランジスタ４１２，４１３．３０９〜
３１２によりデータ保持機能が達成される。

クロック信号ＣＬＫが“Ｈ″レベルありかつクロック信
号ＣＬＫが“Ｌ”レベルであれば、トランジスタ４２６
がオフし、トランジスタ４２７がオンする。したがって
、出力信号す、ｂがデータ保持機能によって保持される
。

第８図のレベル変換回路は、第７図に示されるレベル変
換回路にバイポーラトランジスタ１１１゜１１２および
抵抗２０７，２０８を付加したものである。トランジス
タ１１１のベースはトランジスタ４１１のドレインに接
続され、コレクタは接地端子１１に接続され、エミッタ
はトランジスタ４１２のドレインに接続される。抵抗２
０７はトランジスタ１１１のベースとエミッタとの間に
接続される。トランジスタ１１２のベースはトランジス
タ４１４のドレインに接続され、コレクタは接地端子１
１に接続され、エミッタはトランジスタ４１３のドレイ
ンに接続される。抵抗２０８はトランジスタ１１２のベ
ースとエミッタとの間に接続される。

第８図のレベル変換回路においては、トランジスタ１１
１，１１２および抵抗２０７，２０８により出力信号す
、　　ｂの切換わりが速くなり、かつ出力信号す、ｂの
負荷駆動能力が増加する。

また、第３図〜第８図に示されるレベル変換回路のトラ
ンジスタ４２２，４２４，４２６のドレインが接続され
るノードを接地端子１１に接続してそれらのトランジス
タを取除き、第２図のＥＣＬ人カバッファ回路１０の制
御信号ｅをトランジスタ４２３，４２５．４２７のゲー
トに与えることも可能である。

このように、第１図に示されるレベル変換回路２０を、
第３図〜第８図に示されるレベル変換回路により置換え
ても、第１図および第２図の実施例と同様の効果が得ら
れる。なお、レベル変換機能およびデータ保持機能を有
し、それらの機能を選択的に活性化可能なレベル変換回
路であれば、第１図〜第８図に示される構成以外の構成
のレベル変換回路でも同様の効果が得られる。

また、上記実施例では、ＥＣＬインタフェイスを有する
ＳＴＲＡＭにＢｉＣＭＯ８技術を応用した場合にこの発
明を適用しているが、この発明はＳＴＲＡＭに限られず
、内部同期信号により入力または出力信号が制御される
同期式半導体集積回路全般に適用することが可能である
。

［発明の効果］以上のように、この発明によれば、レベル変換手段がレ
ベル変換機能と信号保持機能とを有し、それらの機能の
うちいずれか一方が内部同期信号に応答して活性化され
るので、データ保持機能を有することによる遅延時間の
増加がなく、高速にレベル変換動作を行うことが可能な
半導体集積回路が得られる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例による半導体集積回路
の構成を示す回路図である。第２図はこの発明の第２の
実施例による半導体集積回路の構成を示す回路図である
。第３図、第４図、第５５！！ｌ１１第６図、第７図お
よび第８図はそれぞれレベル変換回路の変更例を示す回
路図である。第９図はＳＴＲＡＭの構成を示すブロック
図である。第１０図はＥＣＬインタフェイスを有するＳ
ＴＲＡＭにＢｉＣＭＯ８技術を応用した場合のＥＣＬ人
カバッファ回路からデコーダまでの従来の構成の一例を
示す回路図である。第１１図はＥＣＬインタフェイスを
有するＳＴＲＡＭにＢｉＣＭＯ３技術を応用した場合の
ＥＣＬ人カバッファ回路からデコーダまでの従来の構成
の他の例を示す回路図である。第１２図はインバータの
具体的な回路図である。第１３図、第１４図および第１
５図は第１０図および第１１図に示されるレベル変換回
路の具体的な回路図である。図において、１０はＥＣＬ人カバッフ７回路、２０はレ
ベル変換回路、１１は接地端子、１２は電源端子、１０
１〜１０６はバイポーラトランジスタ、２０１，２０２
は抵抗、３０１．３０２はＮＭＯ８）ランジスタ、４０
１〜４０４，４２２゜４２３はＰＭＯＳトランジスタ、
９０１〜９０５は定電流源、ＣＬＫ、ＣＬＫはクロック
信号、Ｖｃｃは接地電圧、ＶＥＩ！は負電圧、ｖＢＢは
基準電圧、Ｖ−ｉｎは入力信号、ａ、　　ａはＥＣＬレ
ベルの出力信号、ｂ、　　ｂはＭＯＳレベルの出力信号
である。なお、各図中同一符号は同一または相当部分を示す。第図第図第図弓第図第１０図メモリセルアレイへ第１３図第１４図第１５図

Claims

【特許請求の範囲】内部同期信号を発生する手段を備えた半導体集積回路で
あって、第１の論理レベルの入力信号を受ける入力バッファ手段
、および前記入力バッファ手段の出力信号を受け、その出力信号
を第２の論理レベルの信号にレベル変換するレベル変換
機能と、レベル変換された信号を保持する信号保持機能
とを有し、前記内部同期信号に応答して前記レベル変換
機能および前記信号保持機能のいずれか一方を選択的に
活性化させるレベル変換手段を備えた半導体集積回路。