JPH0448280B2 - - Google Patents
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- JPH0448280B2 JPH0448280B2 JP22135485A JP22135485A JPH0448280B2 JP H0448280 B2 JPH0448280 B2 JP H0448280B2 JP 22135485 A JP22135485 A JP 22135485A JP 22135485 A JP22135485 A JP 22135485A JP H0448280 B2 JPH0448280 B2 JP H0448280B2
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Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、圧力などの物理量の変化に基づく変
位を静電容量を介して電気信号に変換する容量式
差圧伝送器に係り、特にセンサの周辺に形成され
る分布容量の影響を排除した容量式差圧伝送器に
関する。[Detailed Description of the Invention] <Industrial Application Field> The present invention relates to a capacitive differential pressure transmitter that converts displacement based on a change in a physical quantity such as pressure into an electrical signal via capacitance, and is particularly applicable to a sensor. The present invention relates to a capacitive differential pressure transmitter that eliminates the influence of distributed capacitance formed around the.
〈従来技術〉
かかる容量式差圧伝送器は、各種のプロセスの
流量または圧力などを静電容量の変化として検出
し、これを電気信号に変換の上、遠方の受信部な
どへ伝送するときなどに用いられている。<Prior Art> Such a capacitive differential pressure transmitter detects the flow rate or pressure of various processes as a change in capacitance, converts it into an electrical signal, and transmits it to a distant receiving section, etc. It is used in
この様な従来の容量式差圧伝送器の1例を第4
図に示し、これについて説明する。 An example of such a conventional capacitive differential pressure transmitter is shown in the fourth example.
It is shown in the figure and will be explained.
移動電極10と対向して固定電極11,12が
配置され、センサ容量として機能する静電容量
C1,C2が形成されている。また、移動電極10
とケースとの間には分布容量Csが形成されてい
る。 Fixed electrodes 11 and 12 are arranged facing the moving electrode 10, and have a capacitance that functions as a sensor capacitance.
C 1 and C 2 are formed. In addition, the moving electrode 10
A distributed capacitance C s is formed between and the case.
静電容量C1とC2の接続点はインバータG1の入
力端に接続され、その出力端と入力端との間には
定値電流制限回路CC1が負帰還接続されている。
インバータG1の出力端はnビツトのカウンタ
CT1の入力端CLに接続され、その出力端Qoはナ
ンドゲートG2を介して静電容量C1の第1電極を
形成する固定電極11に接続され、同時にインバ
ータG3、ナンドゲートG4を介して静電容量C2の
第2電極を形成する固定電極12に接続されてい
る。更に、ナンドゲートG2,G4の入力の他端は
インバータG1の出力端と接続されている。 The connection point between the capacitances C 1 and C 2 is connected to the input end of the inverter G 1 , and a constant value current limiting circuit CC 1 is connected in negative feedback between the output end and the input end of the inverter G 1 .
The output end of inverter G1 is an n-bit counter.
It is connected to the input terminal CL of CT 1 , and its output terminal Q o is connected via a NAND gate G 2 to a fixed electrode 11 forming the first electrode of capacitance C 1 , and at the same time connects an inverter G 3 and a NAND gate G 4 . It is connected via a fixed electrode 12 forming a second electrode of capacitance C 2 . Furthermore, the other input ends of the NAND gates G 2 and G 4 are connected to the output end of the inverter G 1 .
この様な構成によりナンドゲートG2と静電容
量C1とでインバータG1への第1の正帰還ループ、
ナンドゲートG4と静電容量C2とでインバータG1
への第2の正帰還ループを形成し、これ等のルー
プをカウンタCT1の出力によりナンドゲートG2,
G4を介して交互に切替えて発振を継続させてい
る。カウンタCT1の出力はフイルタ回路FC1によ
り平滑する。 With this configuration, the first positive feedback loop to the inverter G1 is formed by the NAND gate G2 and the capacitance C1 ,
Inverter G 1 with NAND gate G 4 and capacitance C 2
The output of the counter CT1 forms a second positive feedback loop to the NAND gate G2 ,
The oscillation is continued by switching alternately through G4 . The output of the counter CT1 is smoothed by a filter circuit FC1 .
いま、第5図Aに示す様にナンドゲートG2の
出力Aをハイレベル“H”とし、ここに電圧+E
が生じているときは、その立上りにより静電容量
C1と分布容量Csと静電容量C2との合成容量Ctが
直列に充電され、インバータG1の入力端は急激
に一定電圧に達し第5図Bの通り、ほぼ垂直に立
上る。従つて、インバータG1のスレシユホール
ドレベルVTHを基準とした分布容量Csの端子電圧
の変化e10は次式で示される。 Now, as shown in Figure 5A, the output A of NAND gate G2 is set to high level "H", and the voltage +E is applied here.
When this occurs, the capacitance increases due to its rise.
The composite capacitance C t of C 1 , distributed capacitance C s , and electrostatic capacitance C 2 is charged in series, and the input terminal of inverter G 1 suddenly reaches a constant voltage and rises almost vertically as shown in Figure 5B. . Therefore, the change e 10 in the terminal voltage of the distributed capacitance C s with respect to the threshold level V TH of the inverter G 1 is expressed by the following equation.
e10=C1/C1+CtE (1)
このときインバータG1の出力Cはローレベル
“L”になつているが、インバータG1の入出力端
間に定値電流制限回路CC1が接続されているの
で、分布容量Csおよび静電容量C2の充電電荷は
定値電流制限回路CC1およびインバータG1の出力
インピーダンスを介して直ちに放電を開始する。
しかし、この放電による放電電流iは定値電流制
限回路CC1により一定の電流値に規制されるの
で、第5図Bに示す様にインバータG1の入力端
の電圧は直線的に低下する。スレシユホールドレ
ベルVTHまで減少するに必要とされる放電時間t10
は次式から得られる。 e 10 = C 1 / C 1 + C t E (1) At this time, the output C of the inverter G 1 is at the low level “L”, but the constant value current limiting circuit CC 1 is connected between the input and output terminals of the inverter G 1 . Since they are connected, the charges in the distributed capacitance C s and the capacitance C 2 immediately start discharging via the constant value current limiting circuit CC 1 and the output impedance of the inverter G 1 .
However, since the discharge current i caused by this discharge is regulated to a constant current value by the constant value current limiting circuit CC1 , the voltage at the input terminal of the inverter G1 decreases linearly as shown in FIG. 5B. Discharge time required to decrease to threshold level V TH 10
is obtained from the following equation.
it10=e10(C1+Ct) (2) (1),(2)式から t10=C1E/i (3) となる。 it 10 = e 10 (C 1 + C t ) (2) From equations (1) and (2), t 10 = C 1 E/i (3).
インバータG1のスレシユホールドレベルVTHに
電圧が低下すると、インバータG1の出力Cは反
転し、“H”レベルとなる(第5図C)結果、ナ
ンドゲートG2の出力Aは“L”レベルとなり、
インバータG1の入力端の電圧は(1)式と同値で逆
極性の値e′10となる。この後、定値電流制限回路
CC1により逆極性の放電が直線的に行なわれる。
この結果、インバータG1のスレシユホールドレ
ベルVTHに達するとインバータG1の出力Cは第5
図Cに示すように反転する。この逆極性の放電も
一定値の電流iで行なわれるので、放電時間t′10
もt10と等しくなり
t10=t′10 (4)
となる。 When the voltage drops to the threshold level VTH of inverter G1 , the output C of inverter G1 is inverted and becomes the "H" level (Fig. 5C). As a result, the output A of the NAND gate G2 becomes "L". level,
The voltage at the input terminal of inverter G 1 has the same value as equation (1) and has the opposite polarity e′ 10 . After this, constant value current limit circuit
CC 1 causes a discharge of opposite polarity to occur linearly.
As a result, when the threshold level V TH of inverter G 1 is reached, the output C of inverter G 1 becomes the fifth
Invert as shown in Figure C. Since this reverse polarity discharge is also carried out with a constant value of current i, the discharge time t′ 10
is also equal to t 10 , so t 10 = t′ 10 (4).
これ等の関係は、カウンタCT1による所定値の
カウントの後、カウンタCT1の出力により静電容
量C2側に切替えられていても同様であるので、
次式が成立する。 These relationships are the same even if the output of the counter CT 1 is switched to the capacitance C 2 side after the counter CT 1 has counted a predetermined value.
The following formula holds true.
t20=C2E/i (5)
従つて、カウンタCT1の出力Qoから得られる
パルス信号の“H”期間は静電容量C1に、“L”
期間は静電容量C2に対応したものとなり、これ
をフイルタ回路FC1で平均化すれば、パルス信号
のデユテイ比に関連したC1/(C1+C2)の演算
結果となる。この演算結果は、移動電極10の変
位つまり差圧(PH−PL)に比例した値を与える。
しかも分布容量Csは除去されている。 t 20 = C 2 E/i (5) Therefore, during the “H” period of the pulse signal obtained from the output Q o of the counter CT 1 , the capacitance C 1 is “L”
The period corresponds to the capacitance C 2 , and if this is averaged by the filter circuit FC 1 , the calculation result of C 1 /(C 1 +C 2 ) related to the duty ratio of the pulse signal is obtained. This calculation result provides a value proportional to the displacement of the moving electrode 10, that is, the differential pressure (P H - P L ).
Furthermore, the distributed capacitance C s has been removed.
〈発明が解決しようとする問題点〉
しかしながら、移動電極10とケースとの間に
分布する分布容量Csは従来技術により除去するこ
とはできるが、移動電極10と変換回路との間に
形成される分布容量、例えば第4図に示すように
定値電流制限回路CC1の両端に分布容量Cs0が形
成されると誤差となる。分布容量Cs0が定値電流
制限回路CC1の両端に形成された場合には、(1)式
を考慮すると静電容量C1側に切替えた場合と静
電容量C2側に切替えた場合とで生ずるインバー
タG1の入力端の電圧変化e10とe20とが異なるた
め、定値電流制限回路CC1を分布容量Cs0でバイ
パスして流れる電流が静電容量C1側とC2側で異
なることになり誤差要因を形成する欠点がある。<Problems to be Solved by the Invention> However, although the distributed capacitance C s distributed between the moving electrode 10 and the case can be removed by conventional techniques, the distributed capacitance C s distributed between the moving electrode 10 and the conversion circuit can be removed. If a distributed capacitance such as, for example, a distributed capacitance C s0 is formed at both ends of the constant value current limiting circuit CC 1 as shown in FIG. 4, an error will occur. When the distributed capacitance C s0 is formed across the constant value current limiting circuit CC 1 , considering equation (1), there are two cases: switching to the capacitance C 1 side and switching to the capacitance C 2 side. Since the voltage changes e 10 and e 20 at the input end of inverter G 1 that occur in This has the disadvantage of being different and creating an error factor.
〈問題点を解決するための手段〉
この発明は、以上の問題点を解決し、更に差圧
に対応するアナログ電圧をデジタル的にマイクロ
コンピユータ信号処理してアナログ量として負荷
に伝送する場合に生ずるアナログ・デジタル変換
手段に基因する変換誤差を除去するため、差圧に
応じて変化する第1および第2センサ容量と、こ
のセンサ容量の各一端が接続された共通接続点に
入力端が接続され所定の閾値を越えた入力電圧の
変化に応答して出力レベルを変える検出ゲート手
段と、この検出ゲート手段の出力レベルの変化に
応答して共通接続点へ負帰還電流を供給する負帰
還手段と、検出ゲート手段の出力レベルの変化周
期の所定回数ごとに出力レベルを変える計数手段
と、この計数手段の出力レベルの変化によつて第
1および第2センサ容量のいずれか一方を選択し
て検出ゲート手段の出力レベルの変化を伝達し第
1および第2センサ容量の各他端を励振する第1
および第2励振ゲートと、計数手段の出力レベル
に対応して第1および第2励振ゲートの附勢電圧
を漸減漸増して第1および第2センサ容量への励
振振幅を変更操作する操作手段と、アナログ・デ
ジタル変換手段と負荷にアナログ信号を伝送する
信号伝送手段とを備えたマイクロコンピユータ
と、このマイクロコンピユータにより制御され信
号伝送手段の出力値を電圧信号に変換して返送す
る返送手段と、この返送手段と操作手段の各出力
とをアナログ・デジタル変換手段を介してマイク
ロコンピユータに読込みこれ等の各出力を所定の
関係に制御することにより信号伝送手段の出力値
を与える構成としたものである。<Means for Solving the Problems> The present invention solves the above problems, and furthermore, the present invention solves the above-mentioned problems, and furthermore, it solves the problems that occur when analog voltages corresponding to differential pressure are digitally processed by a microcomputer and transmitted as analog quantities to a load. In order to eliminate conversion errors caused by the analog-to-digital conversion means, the input end is connected to a common connection point to which the first and second sensor capacitances that change according to the differential pressure and one end of each of the sensor capacitances are connected. detection gate means for changing an output level in response to a change in input voltage exceeding a predetermined threshold; and negative feedback means for supplying a negative feedback current to a common connection point in response to a change in the output level of the detection gate means. , a counting means that changes the output level every predetermined number of times of the change period of the output level of the detection gate means, and one of the first and second sensor capacitors is selected and detected based on the change in the output level of the counting means. a first transmitting a change in the output level of the gating means to excite each other end of the first and second sensor capacitors;
and a second excitation gate, and operating means for changing the excitation amplitude to the first and second sensor capacitors by gradually decreasing and increasing the excitation voltage of the first and second excitation gates in accordance with the output level of the counting means. , a microcomputer equipped with an analog-to-digital conversion means and a signal transmission means for transmitting an analog signal to a load; a return means controlled by the microcomputer for converting an output value of the signal transmission means into a voltage signal and returning the voltage signal; Each output of the return means and the operating means is read into a microcomputer via an analog-to-digital conversion means, and these outputs are controlled in a predetermined relationship to provide an output value of the signal transmission means. be.
〈実施例〉
以下、本発明の実施例について図面に基づき説
明する。<Example> Hereinafter, an example of the present invention will be described based on the drawings.
第1図は本発明の一実施例を示す全体のブロツ
ク図である。移動電極10は検出ゲート手段とし
てのバツフアゲートG5の入力端に接続されてお
り、その出力端はインバータG6と定値電流制限
回路CC1を介してバツフアゲートG5の入力端に負
帰還接続されている。 FIG. 1 is an overall block diagram showing one embodiment of the present invention. The moving electrode 10 is connected to the input end of a buffer gate G5 serving as a detection gate means, and its output end is connected in negative feedback to the input end of the buffer gate G5 via an inverter G6 and a constant current limiting circuit CC1 . There is.
また、バツフアゲートG5の出力端は計数手段
としてのカウンタCT2の入力端CLに接続されて
いる。カウンタCT2の任意ビツトの出力端Qoと
その反転出力端oはそれぞれ励振ゲートとして
機能するアンドゲートG7,G8の入力の一端に接
続されている。なお、カウンタCT2は2進あるい
は10進などの任意構造のものを用いることができ
る。 Further, the output terminal of the buffer gate G5 is connected to the input terminal CL of a counter CT2 as a counting means. The arbitrary bit output terminal Q o of the counter CT 2 and its inverted output terminal o are connected to one end of the input of AND gates G 7 and G 8 which function as excitation gates, respectively. Note that the counter CT2 can have any arbitrary structure such as binary or decimal.
アンドゲートG7,G8の入力の他端はそれぞれ
バツフアゲートG5の出力端と接続されている。
アンドゲートG7,G8の各出力端はそれぞれ固定
電極11,12と接続され、第1の正帰還ループ
(バツフアゲートG5−アンドゲートG7−静電容量
C1−バツフアゲートG5)と第2の正帰還ループ
(バツフアゲートG5−アンドゲートG8−静電容量
C2−バツフアゲートG5)とが形成されている。
これ等の正帰還ループはカウンタCT2の出力端
Qoと反転出力端oの出力であるループ切換信号
LS1,LS2によりいずれかに切換えられる。 The other input ends of AND gates G 7 and G 8 are respectively connected to the output end of buffer gate G 5 .
The output terminals of AND gates G 7 and G 8 are connected to fixed electrodes 11 and 12, respectively, and a first positive feedback loop (buffer gate G 5 -AND gate G 7 -capacitance
C 1 − buffer gate G 5 ) and the second positive feedback loop (buffer gate G 5 − AND gate G 8 − capacitance
C 2 − buffer gate G 5 ) is formed.
These positive feedback loops are connected to the output of counter CT 2 .
Q o and the loop switching signal which is the output of the inverted output terminal o
It can be switched to either one by LS1 and LS2.
カウンタCT2の反転出力端oは積分回路Q1の
入力端に印加され、積分回路Q1はカウンタCT2
の出力端Qoのハイレベル期間が反転出力端oの
ハイレベル期間より長いときは積分回路Q1の出
力端の電位は漸次上昇し、逆のときは漸次下降す
る可変電圧Vを発生し、アンドゲートG7,G8を
付勢する。 The inverted output terminal o of the counter CT 2 is applied to the input terminal of the integrating circuit Q 1 , and the integrating circuit Q 1 is connected to the counter CT 2
When the high level period of the output terminal Q o is longer than the high level period of the inverting output terminal o , the potential at the output terminal of the integrating circuit Q 1 gradually increases, and in the opposite case, a variable voltage V is generated that gradually decreases. Activate AND gates G 7 and G 8 .
アンドゲートG7,G8は例えばC−MOSデバイ
スが使用され、その論理出力レベルは付勢電圧値
+EとV、あるいはV,−Eで提供される。可変
電圧Vは付勢される固定の電圧+Eの範囲の中に
ある値である。 For example, C-MOS devices are used for the AND gates G 7 and G 8 , and the logic output level thereof is provided by the energizing voltage values +E and V, or V and -E. The variable voltage V is a value within the range of the energized fixed voltage +E.
移動電極10とバツフアゲートG5の出力端と
の間および移動電極10とインバータG6の出力
端との間に挿入されている分布容量Cs1,Cs2は移
動電極10に結合する電子部品の内部もしくは部
品のリード線に分布するいわゆる部品の電極間分
布容量を代表して示したものである。 Distributed capacitances C s1 and C s2 inserted between the moving electrode 10 and the output end of the buffer gate G 5 and between the moving electrode 10 and the output end of the inverter G 6 are connected to the inside of the electronic component coupled to the moving electrode 10. Alternatively, it is a representative representation of the so-called inter-electrode distributed capacitance of the component distributed in the lead wire of the component.
バツフアゲートG5、インバータG6、カウンタ
CT2、積分回路Q1はC−MOSデバイスで構成さ
れ、±Eの固定の電圧で付勢されている。 Buffer gate G 5 , inverter G 6 , counter
CT 2 and the integrating circuit Q 1 are composed of C-MOS devices and are energized with a fixed voltage of ±E.
X1,X2はマルチプレクサであり、可変電圧V
はマルチプレクサX1およびアナログ・デジタル
変換器ADCを介してマイクロコンピユータ
μCOMに入力されている。マルチプレクサX1,
X2はマイクロコンピユータμCOMより与えられ
る選択信号MSSにより選択される。マイクロコ
ンピユータμCOMでは後述する演算を実行してア
ナログの信号伝送回路ASCに出力し、ここで例
えば4〜20mAの統一電流に変換され、ライン
L1,L2を介して伝送される。 X 1 and X 2 are multiplexers, and variable voltage V
is input to the microcomputer μCOM via multiplexer X1 and analog-to-digital converter ADC. Multiplexer x 1 ,
X2 is selected by a selection signal MSS provided by the microcomputer μCOM. The microcomputer μCOM executes the calculations described below and outputs it to the analog signal transmission circuit ASC, where it is converted to a unified current of, for example, 4 to 20 mA, and the line
Transmitted via L 1 and L 2 .
ラインL1,L2を流れる電流は返送回路ARCに
より対応する電圧に変換されてマルチプレクサ
X2およびアナログ・デジタル変換器ADCを介し
てマイクロコンピユータに読込まれる。 The current flowing through lines L 1 and L 2 is converted into a corresponding voltage by the return circuit ARC and sent to the multiplexer.
X 2 and is read into the microcomputer via the analog-to-digital converter ADC.
なお、DSRはマイクロコンピユータμCOMの
計測演算に必要な係数や定数を設定する任意の設
定器である。 Note that the DSR is an arbitrary setting device that sets coefficients and constants necessary for measurement calculations of the microcomputer μCOM.
次に、以上の如く構成された第1図に示す実施
例の動作を第2図に示す波形図を用いて説明す
る。 Next, the operation of the embodiment shown in FIG. 1 constructed as above will be explained using the waveform diagram shown in FIG. 2.
カウンタCT2の出力端Qoおよびoからのルー
プ切換信号LS1,LS2(第2図イ,ロ)により
アンドゲートG7あるいはG8が相補的に開閉され、
静電容量C1側あるいはC2側のいずれかの正帰還
ループが選択されてアンドゲートG7,G8の出力
端には第2図ホ,ヘに示すような電圧が出力され
る。 The AND gate G7 or G8 is opened and closed in a complementary manner by the loop switching signals LS1 and LS2 (Fig. 2 A and B ) from the output terminals Qo and o of the counter CT2 ,
Either the positive feedback loop on the capacitance C 1 side or the C 2 side is selected, and voltages as shown in FIG. 2 E and F are output to the output terminals of AND gates G 7 and G 8 .
この正帰還ループのいずれかが選択された状態
で、バツフアゲートG5の出力レベルが第2図ニ
の如く変化すると、アンドゲートG7あるいはG8
を介してバツフアゲートG5の入力端には正ある
いは負の電圧変化e1(=e′1)、e2(=e′2)が第3図
ハに示すように生ずる。この場合に生ずる電圧変
化e1,e2はバツフアゲートG5の入力端への各容量
を介しての電荷移動を考慮すると次式の如くな
る。 With one of these positive feedback loops selected, when the output level of buffer gate G5 changes as shown in Figure 2 D, AND gate G7 or G8
As shown in FIG. 3C, positive or negative voltage changes e 1 (=e' 1 ) and e 2 (=e' 2 ) are generated at the input terminal of the buffer gate G 5 via the buffer gate G 5 . The voltage changes e 1 and e 2 that occur in this case are as shown in the following equation, taking into account the charge transfer to the input terminal of the buffer gate G 5 via each capacitor.
e1=C1(E−V)+Cs1・2E−Cs2・2E/C1+C2+Cs
+Cs1+Cs2(6)
e2=C2(E+V)+Cs1・2E−Cs2・2E/C1+C2+Cs
+Cs1+Cs2(7)
この電圧変化e1,e2は、インバータG6と定値電
流制限回路CC1を介してバツフアゲートG5の入力
端に定電流iにより第2図ハに示すように一定の
傾斜で時間t1(=t′1)、t2(=t′2)を要して負帰還
され、バツフアゲートG5のスレシヨルトレベル
へ引き戻される。この場合の時間t1,t2は以上の
説明から次式の如くなる。 e 1 = C 1 (EV) + C s1・2E−C s2・2E/C 1 +C 2 +C s
+C s1 +C s2 (6) e 2 =C 2 (E+V) +C s1・2E−C s2・2E/C 1 +C 2 +C s
+C s1 +C s2 (7) These voltage changes e 1 and e 2 are kept constant by a constant current i at the input terminal of buffer gate G 5 via inverter G 6 and constant value current limiting circuit CC 1 as shown in Fig. 2 (c). It takes time t 1 (=t' 1 ) and t 2 (=t' 2 ) at the slope of , to be negatively fed back and pulled back to the threshold level of buffer gate G 5 . From the above explanation, the times t 1 and t 2 in this case are as shown in the following equations.
t1=e1(C1+C2+Cs+Cs1+Cs2)/i (8)
t2=e2(C1+C2+Cs+Cs1+Cs2)/i (9)
ここで、返送回路ARCでの変換定数をK1、出
力電流I0、返送電圧をVfとすれば、
I0=Vf/K1 (10)
となる。 t 1 = e 1 (C 1 + C 2 + C s + C s1 + C s2 )/i (8) t 2 = e 2 (C 1 + C 2 + C s + C s1 + C s2 )/i (9) Here, the return circuit ARC If the conversion constant is K 1 , the output current I 0 , and the return voltage is V f , then I 0 =V f /K 1 (10).
また、アナログ・デジタル変換器ADCでの変
換定数をK2、設定器DSRから与えるVf/V比を
決める変換定数をK3とすれば、
K2Vf=K2VK3 (11)
となる。この式はマイクロコンピユータμCOMが
制御演算を実行する演算式となる。 Also, if the conversion constant in the analog-to-digital converter ADC is K 2 and the conversion constant determining the V f /V ratio given from the setting device DSR is K 3 , then K 2 V f = K 2 VK 3 (11) Become. This expression is an arithmetic expression for the microcomputer μCOM to execute control calculations.
積分回路Q1の可変電圧Vの増減はループ切換
信号LS1,LS2の発生時間差となつて現われ、ル
ープ切換信号LS1,LS2の時間幅が等しいとき
に可変電圧Vは一定値を保持して安定する。ルー
プ切換信号LS1,LS2の平衡はとりもなおさず
(8)、(9)式のt1とt2の一致にほかならない。従つて
t1=t2なる条件と(6)〜(9)式とから
V=EC1−C2/C1+C2 (12)
を得る。 An increase or decrease in the variable voltage V of the integrating circuit Q 1 appears as a difference in the generation time of the loop switching signals LS 1 and LS 2 , and when the time widths of the loop switching signals LS 1 and LS 2 are equal, the variable voltage V maintains a constant value. Stabilize. Balance of loop switching signals LS1 and LS2 is not changed.
This is nothing but the coincidence of t 1 and t 2 in equations (8) and (9). accordingly
From the condition t 1 = t 2 and equations (6) to (9), we obtain V=EC 1 −C 2 /C 1 +C 2 (12).
ここで、静電容量C1,C2はC0を差圧ΔPがゼロ
のときの静電容量とすると、K4を定数として次
式で示される。 Here, the capacitances C 1 and C 2 are expressed by the following equation, where C 0 is the capacitance when the differential pressure ΔP is zero, and K 4 is a constant.
C1=C01/1−K4ΔP (13) C2=C01/1+K4ΔP (14) これ等の式を(12)式に代入すると、 V=K4E・ΔP (15) となる。 C 1 = C 0 1/1 - K 4 ΔP (13) C 2 = C 0 1/1 + K 4 ΔP (14) Substituting these equations into equation (12), V = K 4 E・ΔP (15 ) becomes.
(10)、(16)式を(15)式に代入すると、
I0=K3K4/K1E・ΔP (16)
となり、出力電流I0は差圧ΔPに比例する。しか
もこの(16)式には移動電圧10に結合する電子
部品との間の分布容量Cs1,Cs2が含まれておら
ず、これ等の分布容量の影響を除去されている。
また、アナログ・デジタル変換器ADCの変換定
数K2をも含まない。 Substituting equations (10) and (16) into equation (15) yields I 0 =K 3 K 4 /K 1 E·ΔP (16), and output current I 0 is proportional to differential pressure ΔP. Moreover, this equation (16) does not include the distributed capacitances C s1 and C s2 between the moving voltage 10 and the electronic components, and the influence of these distributed capacitances is removed.
It also does not include the conversion constant K 2 of the analog-to-digital converter ADC.
なお、第2図トはインバータG6の出力波形を
示している。 Note that FIG. 2 shows the output waveform of the inverter G6 .
第3図は信号伝送回路と返送回路の具体的構成
を示す。 FIG. 3 shows the specific configuration of the signal transmission circuit and return circuit.
外部電源Ebには、出力トランジスタQ2と電流
制限抵抗R1との直列回路に3端子レギユレータ
Q3が並列接続された回路、帰還抵抗R5および負
荷抵抗RLが直列に接続されている。3端子レギ
ユレータQ3の出力端には安定化された出力電圧
を得て、この出力電圧は抵抗R2,R3で分圧され
て、回路コモンCOM、+E,−Eの3レベルの電
圧とされる。抵抗R2,R3の間および抵抗R3とケ
ースとの間にはそれぞれバイパス用のコンデンサ
Cb1,Cb2,Cb3が接続されている。 For the external power supply E b , a three-terminal regulator is connected to a series circuit of the output transistor Q 2 and the current limiting resistor R 1 .
A circuit in which Q 3 is connected in parallel, a feedback resistor R 5 and a load resistor R L are connected in series. A stabilized output voltage is obtained at the output terminal of the 3-terminal regulator Q3 , and this output voltage is divided by resistors R2 and R3 , and is divided into three levels of circuit common voltages COM, +E, and -E. be done. Bypass capacitors are installed between resistors R 2 and R 3 and between resistor R 3 and the case.
C b1 , C b2 , and C b3 are connected.
演算増幅器Q4、抵抗R4、コンデンサCiで積分
回路を構成し、演算増幅器Q4は電圧±Eで付勢
され、その非反転入力端(+)は抵抗R2とR3と
の接続点に接続されると共に回路コモンCOMと
も接続されている。マイクロコンピユータμCOM
からは制御出力USDが抵抗R4を介して演算増幅
器Q4の反転入力端(−)に印加され、これと出
力端との間に接続されたコンデンサCiにより積分
演算される。演算増幅器Q4の出力端は出力トラ
ンジスタQ2のゲートに接続され、制御出力USD
に対応して出力トランジスタQ2のインピーダン
スを変え、出力電流I0を制御する。 The operational amplifier Q 4 , the resistor R 4 , and the capacitor C i constitute an integrator circuit. The operational amplifier Q 4 is energized with a voltage ±E, and its non-inverting input terminal (+) is connected to the resistors R 2 and R 3 . It is connected to the circuit common COM as well as to the circuit common COM. Microcomputer μCOM
The control output USD is applied to the inverting input terminal (-) of the operational amplifier Q4 via the resistor R4 , and is integrated by the capacitor C i connected between this and the output terminal. The output end of operational amplifier Q 4 is connected to the gate of output transistor Q 2 , and the control output USD
The impedance of the output transistor Q 2 is changed correspondingly to control the output current I 0 .
返送回路ARCでは帰還抵抗Rfにより出力電流
I0が返送電圧Vfに変換される。この返送電圧Vfは
マルチプレクサX2およびアナログ・デジタル変
換器ADCを介してマイクロコンピユータμCOM
に読み込まれる。 In the return circuit ARC , the output current is
I 0 is converted to a return voltage V f . This return voltage V f is transferred to the microcomputer μCOM via the multiplexer X 2 and the analog-to-digital converter ADC.
is loaded into.
〈発明の効果〉
以上、実施例とともに具体的に説明したように
本発明によれば、移動電極に結合する電子部品と
の間に形成される分布容量を除去すると共に差圧
に対応するアナログ電圧をデジタル的にマイクロ
コンピユータにより信号処理してアナログ量とし
て負荷に伝送する場合に生ずるアナログ・デジタ
ル変換手段に基因する変換誤差をも除去し、精度
の高い容量式差圧伝送器が実現できる。<Effects of the Invention> As specifically explained above in conjunction with the embodiments, according to the present invention, the distributed capacitance formed between the moving electrode and the electronic component coupled to it is removed, and the analog voltage corresponding to the differential pressure is reduced. A highly accurate capacitive differential pressure transmitter can be realized by eliminating conversion errors caused by the analog-to-digital conversion means that occur when the signal is digitally processed by a microcomputer and transmitted to a load as an analog quantity.
第1図は本発明の一実施例を示すブロツク図、
第2図は第1図における実施例の各部の波形を示
す波形図、第3図は第1図における信号伝送回路
と返送回路の具体的構成を示すブロツク図、第4
図は従来の容量式差圧伝送器の構成を示すブロツ
ク図、第5図は第4図における各部の波形を示す
波形図である。
10……移動電極、11,12……固定電極、
G5……バツフアゲート、G6……インバータ、G7,
G8……アンドゲート、CC1……定値電流制限回
路、C1,C2……静電容量、Cs,Cs1,Cs2……分布
容量、μCOM……マイクロコンピユータ、ADC
……アナログ・デジタル変換器、ASC……信号
伝送回路、ARC……返送回路、DSR……設定器、
CT1,CT2……カウンタ、LS1,LS2……ルー
プ切換信号、MSS……選択信号、V……可変電
圧。
FIG. 1 is a block diagram showing one embodiment of the present invention;
2 is a waveform diagram showing the waveforms of each part of the embodiment in FIG. 1, FIG. 3 is a block diagram showing the specific configuration of the signal transmission circuit and return circuit in FIG. 1, and FIG.
The figure is a block diagram showing the configuration of a conventional capacitive differential pressure transmitter, and FIG. 5 is a waveform diagram showing waveforms of various parts in FIG. 4. 10... moving electrode, 11, 12... fixed electrode,
G 5 ... Buffer gate, G 6 ... Inverter, G 7 ,
G 8 ...AND gate, CC 1 ... Constant value current limit circuit, C 1 , C 2 ... Capacitance, C s , C s1 , C s2 ... Distributed capacitance, μCOM ... Microcomputer, ADC
...Analog-to-digital converter, ASC...signal transmission circuit, ARC...return circuit, DSR...setting device,
CT 1 , CT 2 ... Counter, LS1, LS2... Loop switching signal, MSS... Selection signal, V... Variable voltage.
Claims (1)
容量と、このセンサ容量の各一端が接続された共
通接続点に入力端が接続され所定の閾値を越えた
入力電圧の変化に応答して出力レベルを変える検
出ゲート手段と、この検出ゲート手段の出力レベ
ルの変化に応答して前記共通接続点へ負帰還電流
を供給する負帰還手段と、前記検出ゲート手段の
出力レベルの変化周期の所定回数ごとに出力レベ
ルを変える計数手段と、この計数手段の出力レベ
ルの変化によつて前記第1および第2センサ容量
のいずれか一方を選択して前記検出ゲート手段の
出力レベルの変化を伝達し前記第1および第2セ
ンサ容量の各他端を励振する第1および第2励振
ゲートと、前記計数手段の出力レベルに対応して
前記第1および第2励振ゲートの附勢電圧を漸減
漸増して前記第1および第2センサ容量への励振
振幅を変更操作する操作手段と、アナログ・デジ
タル変換手段と負荷にアナログ信号を伝送する信
号伝送手段とを備えたマイクロコンピユータと、
このマイクロコンピユータにより制御され前記信
号伝送手段の出力値を電圧信号に変換して返送す
る返送手段と、この返送手段と前記操作手段の各
出力とを前記アナログ・デジタル変換手段を介し
て前記マイクロコンピユータに読込みこれ等の各
出力を所定の関係に制御することにより前記信号
伝送手段の出力値を与える容量式差圧伝送器。1. First and second sensor capacitors that change according to the differential pressure, and an input end connected to a common connection point to which each end of the sensor capacitors are connected, and in response to a change in input voltage that exceeds a predetermined threshold. detection gate means for changing an output level; negative feedback means for supplying a negative feedback current to the common connection point in response to a change in the output level of the detection gate means; and a predetermined period of change in the output level of the detection gate means. A counting means that changes the output level every time, and a change in the output level of the detection gate means is transmitted by selecting one of the first and second sensor capacitors depending on the change in the output level of the counting means. first and second excitation gates that excite the other ends of the first and second sensor capacitors, and energizing voltages of the first and second excitation gates are gradually decreased and increased in accordance with the output level of the counting means; a microcomputer comprising an operating means for changing the excitation amplitude to the first and second sensor capacitors, an analog-to-digital conversion means, and a signal transmission means for transmitting an analog signal to a load;
a return means that is controlled by the microcomputer and converts the output value of the signal transmission means into a voltage signal and sends it back; and a return means that converts the output value of the signal transmission means into a voltage signal and sends it back; A capacitive differential pressure transmitter that provides an output value of the signal transmission means by reading the signals into the signal transmission means and controlling each of these outputs in a predetermined relationship.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22135485A JPS6280798A (en) | 1985-10-04 | 1985-10-04 | Capacity type differential pressure transmitter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22135485A JPS6280798A (en) | 1985-10-04 | 1985-10-04 | Capacity type differential pressure transmitter |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6280798A JPS6280798A (en) | 1987-04-14 |
JPH0448280B2 true JPH0448280B2 (en) | 1992-08-06 |
Family
ID=16765485
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22135485A Granted JPS6280798A (en) | 1985-10-04 | 1985-10-04 | Capacity type differential pressure transmitter |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6280798A (en) |
-
1985
- 1985-10-04 JP JP22135485A patent/JPS6280798A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS6280798A (en) | 1987-04-14 |
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