JPH044610A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH044610A JPH044610A JP2106963A JP10696390A JPH044610A JP H044610 A JPH044610 A JP H044610A JP 2106963 A JP2106963 A JP 2106963A JP 10696390 A JP10696390 A JP 10696390A JP H044610 A JPH044610 A JP H044610A
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- JP
- Japan
- Prior art keywords
- transistor
- resistor
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 230000008054 signal transmission Effects 0.000 abstract description 2
- 239000003990 capacitor Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 101100080548 Arabidopsis thaliana NRPB1 gene Proteins 0.000 description 1
- 101100306008 Plasmodium falciparum (isolate CDC / Honduras) RPII gene Proteins 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
Landscapes
- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にバイポーラ素子を
含み低消費電力で高負荷駆動力を有する回路に関する。
含み低消費電力で高負荷駆動力を有する回路に関する。
一般にバイポーラＥ ＣＬ （Ｅｍｉｔｔｅｒ Ｃｏｕ
ｐｌｅｄＬｏｇｉｃ）回路の出力段は負荷を駆動するた
めにエミッタフォロワ構成とする。従来のＥＣＬ回路の
一例は第３図に示すようにエミッタフォロワは抵抗でバ
イアスされる。エミッタフォロワのトランジスタＱ４の
ベースに入力される駆動信号が低レベルから高レベルへ
切り替わるとエミッタフォロワは出力を低レベルから高
レベルへ引き上げる。
ｐｌｅｄＬｏｇｉｃ）回路の出力段は負荷を駆動するた
めにエミッタフォロワ構成とする。従来のＥＣＬ回路の
一例は第３図に示すようにエミッタフォロワは抵抗でバ
イアスされる。エミッタフォロワのトランジスタＱ４の
ベースに入力される駆動信号が低レベルから高レベルへ
切り替わるとエミッタフォロワは出力を低レベルから高
レベルへ引き上げる。
出力端子には次段の回路の入力容量や配線容量等の負荷
容量Ｃ１が接続されているためスイッチング速度はトラ
ンジスタＱ４から出力端子へ流れ出す電流に比例する。
容量Ｃ１が接続されているためスイッチング速度はトラ
ンジスタＱ４から出力端子へ流れ出す電流に比例する。
一方駆動信号が高レベルから低レベルへ切り替わるとき
は抵抗Ｒ６が負荷容量に蓄えられた電荷を引き抜くこと
により出力を引き下げる。この場合、スイッチング速度
は出力端子から抵抗に流れ込む電流に比例する。
は抵抗Ｒ６が負荷容量に蓄えられた電荷を引き抜くこと
により出力を引き下げる。この場合、スイッチング速度
は出力端子から抵抗に流れ込む電流に比例する。
このような従来のＥＣＬ回路では引き下げ回路が受動素
子のため以下の二つの問題点があった。
子のため以下の二つの問題点があった。
一つは出力が待機状態でも消費電力が大きいことである
。もう一つは負荷容量の増大につれ、出力を引き下げる
時間が大きくなり、出力の立ち上がり、立ち下がり時間
の差が大きくなるため回路の動作速度を落とさねばなら
ないことである。
。もう一つは負荷容量の増大につれ、出力を引き下げる
時間が大きくなり、出力の立ち上がり、立ち下がり時間
の差が大きくなるため回路の動作速度を落とさねばなら
ないことである。
このような問題を改善する方法として第４図に例示する
ようにトランジスタのコンデンサを用いて出力を能動的
に引き下げるアクティブプルダウン回路が提案されてい
る。第４図の回路ではバイアス回路Ｑ６．Ｒ５がトラン
ジスタＱ５のベース電位を低くバイアスし、出力の待機
状態時にはトランジスタＱ５のエミッタ電流を小さく
（−例として１００μＡ程度）に保つ。駆動信号が高レ
ベルから低レベルに切り替わると、駆動信号と逆相の信
号がコンデンサＣ２の電位を低レベルから高レベルに引
き上げ、同時にトランジスタＱ５のベース電位を引き上
げる。トランジスタＱ５のベース電位はトランジスタＱ
５と抵抗Ｒ５を経由したコンデンサＣ２の放電により元
のレベルに戻るが、その際トランジスタＱ５に大電流が
流れ出力のレベルを短時間に引き下げる。−度放電した
コンデンサＣ２は駆動信号が低レベルから高レベルに切
り替わったときに電位が押し下げられ、トランジスタＱ
６からの電流で充電される。
ようにトランジスタのコンデンサを用いて出力を能動的
に引き下げるアクティブプルダウン回路が提案されてい
る。第４図の回路ではバイアス回路Ｑ６．Ｒ５がトラン
ジスタＱ５のベース電位を低くバイアスし、出力の待機
状態時にはトランジスタＱ５のエミッタ電流を小さく
（−例として１００μＡ程度）に保つ。駆動信号が高レ
ベルから低レベルに切り替わると、駆動信号と逆相の信
号がコンデンサＣ２の電位を低レベルから高レベルに引
き上げ、同時にトランジスタＱ５のベース電位を引き上
げる。トランジスタＱ５のベース電位はトランジスタＱ
５と抵抗Ｒ５を経由したコンデンサＣ２の放電により元
のレベルに戻るが、その際トランジスタＱ５に大電流が
流れ出力のレベルを短時間に引き下げる。−度放電した
コンデンサＣ２は駆動信号が低レベルから高レベルに切
り替わったときに電位が押し下げられ、トランジスタＱ
６からの電流で充電される。
この改良された従来のエミッタフォロワ回路ではトラン
ジスタＱ５が短時間に引き抜く電荷量はコンデンサＣ２
の容量に比例するため、出力の負荷容量Ｃ１に合わせて
コンデンサＣ２の容量を与えなければならないという問
題点があった。または、別の方法として出力の負荷容量
Ｃ１の最大値に合わせてコンデンサＣ２の容量を固定す
る方法があるが、この場合、トランジスタＱ５を流れる
大電流の一部は負荷容量Ｃ１の電荷引き抜きに使われる
が、残りはトランジスタＱ４とＱ５を流れる貫通電流と
なり無用の電力を消費するという問題点があった。さら
に後者の場合必要以上の容量がスイッチング回路につく
た・め回路のスピードを落とすという問題点があった。
ジスタＱ５が短時間に引き抜く電荷量はコンデンサＣ２
の容量に比例するため、出力の負荷容量Ｃ１に合わせて
コンデンサＣ２の容量を与えなければならないという問
題点があった。または、別の方法として出力の負荷容量
Ｃ１の最大値に合わせてコンデンサＣ２の容量を固定す
る方法があるが、この場合、トランジスタＱ５を流れる
大電流の一部は負荷容量Ｃ１の電荷引き抜きに使われる
が、残りはトランジスタＱ４とＱ５を流れる貫通電流と
なり無用の電力を消費するという問題点があった。さら
に後者の場合必要以上の容量がスイッチング回路につく
た・め回路のスピードを落とすという問題点があった。
本発明の半導体集積回路はコレクタが第１の電源に接続
された第１のトランジスタと、同じく一端が第１の電源
に接続された第１の抵抗および第２の抵抗と、前記第２
の抵抗の他端に一端が接続された第３の抵抗と、一端が
第２の電源に接続された第４の抵抗と、同じくエミッタ
が第２の電源に接続された第２のトランジスタと、を備
え、前記第１の抵抗と前記第３の抵抗と前記第４の抵抗
とは前記第２のトランジスタのベースに接続され、前記
第１のトランジスタのエミッタと前記第２のトランジス
タのコレクタとは中間節点において接続され、入力端子
に与えられ゛た入力信号に基づいて前記第１のトランジ
スタのベースに信号が与えられ、前記中間節点から前記
入力信号に対応した出力信号を出力する手段を有し、前
記第２の抵抗と前記第３の抵抗とには各々抵抗値制御端
子が設けられ、前記第１のトランジスタのベースに与え
られた信号が低レベルでかつ前記中間節点が高レベルの
ときにのみ共に低い抵抗値となる構成となっている。
された第１のトランジスタと、同じく一端が第１の電源
に接続された第１の抵抗および第２の抵抗と、前記第２
の抵抗の他端に一端が接続された第３の抵抗と、一端が
第２の電源に接続された第４の抵抗と、同じくエミッタ
が第２の電源に接続された第２のトランジスタと、を備
え、前記第１の抵抗と前記第３の抵抗と前記第４の抵抗
とは前記第２のトランジスタのベースに接続され、前記
第１のトランジスタのエミッタと前記第２のトランジス
タのコレクタとは中間節点において接続され、入力端子
に与えられ゛た入力信号に基づいて前記第１のトランジ
スタのベースに信号が与えられ、前記中間節点から前記
入力信号に対応した出力信号を出力する手段を有し、前
記第２の抵抗と前記第３の抵抗とには各々抵抗値制御端
子が設けられ、前記第１のトランジスタのベースに与え
られた信号が低レベルでかつ前記中間節点が高レベルの
ときにのみ共に低い抵抗値となる構成となっている。
次に本発明について図面を参照して説明する。
第１図は本発明の実施例１のインバータの回路図である
。出力段のトランジスタＱ４はコレクタが高位側電源１
に、ベースが入力トランジスタＱ１のコレクタに、エミ
ッタが出力端子２に接続される。トランジスタＱ５はコ
レクタが出力端子２に、ベースが抵抗Ｒ４を介して高位
側電源１に、抵抗Ｒ５を介して低位側電源３に、また、
直列接続された２つのｎ型ピンチ抵抗Ｒｐｔ 、 ＲＰ
２を介して高位側電源１に接続され、エミッタが低位側
電源３に接続される。ピンチ抵抗Ｒｐ １の制御端子は
トランジスタＱ２のコレクタに接続され、ピンチ抵抗Ｒ
Ｐ２０制御端子は出力端子２に接続される。
。出力段のトランジスタＱ４はコレクタが高位側電源１
に、ベースが入力トランジスタＱ１のコレクタに、エミ
ッタが出力端子２に接続される。トランジスタＱ５はコ
レクタが出力端子２に、ベースが抵抗Ｒ４を介して高位
側電源１に、抵抗Ｒ５を介して低位側電源３に、また、
直列接続された２つのｎ型ピンチ抵抗Ｒｐｔ 、 ＲＰ
２を介して高位側電源１に接続され、エミッタが低位側
電源３に接続される。ピンチ抵抗Ｒｐ １の制御端子は
トランジスタＱ２のコレクタに接続され、ピンチ抵抗Ｒ
Ｐ２０制御端子は出力端子２に接続される。
トランジスタＱ５のベースは抵抗Ｒ４，Ｒ５によりコレ
クタ電流が小さくなるよう（−例としては１００μＡ）
バイアスされる。抵抗Ｒ４，Ｒ５を流れる電流は数十μ
Ａとなるようにする。ピンチ抵抗Ｒｐｔ ＋ ＲＰ２は
制御端子が高レベルのとき数にΩ程度の抵抗値を示し、
制御端子が低レベルのとき数百にΩ或いはそれ以上（ピ
ンチオフしてもよい）となるようにする。
クタ電流が小さくなるよう（−例としては１００μＡ）
バイアスされる。抵抗Ｒ４，Ｒ５を流れる電流は数十μ
Ａとなるようにする。ピンチ抵抗Ｒｐｔ ＋ ＲＰ２は
制御端子が高レベルのとき数にΩ程度の抵抗値を示し、
制御端子が低レベルのとき数百にΩ或いはそれ以上（ピ
ンチオフしてもよい）となるようにする。
本回路構成においてはエミッタフォロワの駆動信号が低
レベルになりかつ、出力端子が高レベルのとき、ピンチ
抵抗ＲＰＩＩ ＲＰ２はともに低抵抗となり、ピンチ抵
抗から流れ込むベース電流によりトランジスタＱ５に大
電流が流れ、出力端子のレベルが短時間に低レベルにな
る。トランジスタＱ５に流れる大電流は出力の負荷容量
の大きさによらず出力端子が低レベルになるまで流れ続
け、出力端子が低レベルになるとピンチ抵抗ＲＰ２が高
抵抗あるいはピンチオフされ、大電流が流れなくなる。
レベルになりかつ、出力端子が高レベルのとき、ピンチ
抵抗ＲＰＩＩ ＲＰ２はともに低抵抗となり、ピンチ抵
抗から流れ込むベース電流によりトランジスタＱ５に大
電流が流れ、出力端子のレベルが短時間に低レベルにな
る。トランジスタＱ５に流れる大電流は出力の負荷容量
の大きさによらず出力端子が低レベルになるまで流れ続
け、出力端子が低レベルになるとピンチ抵抗ＲＰ２が高
抵抗あるいはピンチオフされ、大電流が流れなくなる。
第２図は本発明の実施例２のインバータの回路図である
。
。
本実施例が実施例１と異なる点は実施例１のｎ型ピンチ
抵抗ＲＰＩがＰ型ピンチ抵抗Ｒｐｓとなった点及びＰ型
ピンチ抵抗ＲＰ３の制御端子がトランジスタ６へのコレ
クタに接続されている点である。
抵抗ＲＰＩがＰ型ピンチ抵抗Ｒｐｓとなった点及びＰ型
ピンチ抵抗ＲＰ３の制御端子がトランジスタ６へのコレ
クタに接続されている点である。
本実施例ではエミッタフォロワの駆動信号と同相の信号
でピンチ抵抗を制御できるので逆相の信号がとりにくい
回路に用いることができる。
でピンチ抵抗を制御できるので逆相の信号がとりにくい
回路に用いることができる。
以上説明したように本発明はＥＣＬ出力回路の電荷引き
抜きトランジスタのベースと高位側電源間に設けられた
電圧可変抵抗がエミッタフォロワトランジスタのベース
信号がイ氏レベルでかつ出力端子が高レベルのときのみ
低抵抗となるようにし、出力が高レベルから低レベルに
切り替わる際、電荷引き抜きトランジスタに出力が高レ
ベルの間だけ大電流が流れるようにしたので、 （１）出力端子の負荷容量に応じて回路を変更しなくて
も高速で効率のよい信号伝達ができる。
抜きトランジスタのベースと高位側電源間に設けられた
電圧可変抵抗がエミッタフォロワトランジスタのベース
信号がイ氏レベルでかつ出力端子が高レベルのときのみ
低抵抗となるようにし、出力が高レベルから低レベルに
切り替わる際、電荷引き抜きトランジスタに出力が高レ
ベルの間だけ大電流が流れるようにしたので、 （１）出力端子の負荷容量に応じて回路を変更しなくて
も高速で効率のよい信号伝達ができる。
（２）出力端子の負荷容量が大きくてもスイッチング回
路に接続される素子の容量が増大しないためスイッチン
グ回路の高速動作が維持できる。
路に接続される素子の容量が増大しないためスイッチン
グ回路の高速動作が維持できる。
という効果を有する。
第１図は本発明の実施例１の回路図、第２図は本発明の
実施例２の回路図、第３図、第４図は従来の回路図の例
である。 Ｑｌ、 Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６・・・・・
・ ト ランジスタ、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，
Ｒ６・・・・・抵抗、ＲｐＨ、Ｒｐ２ 、 Ｒｐ３・・
・・・・ピンチ抵抗、ＣＩ、Ｃ２・・・・・・容量、１
・・・・・・高位側電源、２・・・・・出力端子、３・
・・・・・低位側電源、４・・・・・・入力端子。 代理人 弁理士 内 原 音 第 Ｉ 閃 ＄ ２ 閃
実施例２の回路図、第３図、第４図は従来の回路図の例
である。 Ｑｌ、 Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６・・・・・
・ ト ランジスタ、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，
Ｒ６・・・・・抵抗、ＲｐＨ、Ｒｐ２ 、 Ｒｐ３・・
・・・・ピンチ抵抗、ＣＩ、Ｃ２・・・・・・容量、１
・・・・・・高位側電源、２・・・・・出力端子、３・
・・・・・低位側電源、４・・・・・・入力端子。 代理人 弁理士 内 原 音 第 Ｉ 閃 ＄ ２ 閃
Claims (1)
- 【特許請求の範囲】 コレクタが第１の電源に接続された第１のトランジス
タと、同じく一端が第１の電源に接続された第１の抵抗
および第２の抵抗と、前記第２の抵抗の他端に一端が接
続された第３の抵抗と、一端が第２の電源に接続された
第４の抵抗と、同じくエミッタが第２の電源に接続され
た第２のトランジスタと、を備え、 前記第１の抵抗と前記第３の抵抗と前記第４の抵抗とは
前記第２のトランジスタのベースに接続され、前記第１
のトランジスタのエミッタと前記第２のトランジスタの
コレクタとは中間節点において接続され、入力端子に与
えられた入力信号に基づいて前記第１のトランジスタの
ベースに信号が与えられ、前記中間節点から前記入力信
号に対応した出力信号を出力する手段を有し、前記第２
の抵抗と前記第３の抵抗とには各々抵抗値制御端子が設
けられ、前記第１のトランジスタのベースに与えられた
信号が低レベルでかつ前記中間節点が高レベルのときに
のみ共に低い抵抗値となることを特徴とする半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2106963A JPH044610A (ja) | 1990-04-23 | 1990-04-23 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2106963A JPH044610A (ja) | 1990-04-23 | 1990-04-23 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH044610A true JPH044610A (ja) | 1992-01-09 |
Family
ID=14446979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2106963A Pending JPH044610A (ja) | 1990-04-23 | 1990-04-23 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH044610A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0642218A1 (de) * | 1993-09-02 | 1995-03-08 | TEMIC TELEFUNKEN microelectronic GmbH | Schaltungsanordnung mit gesteuerten Pinch-Widerständen |
-
1990
- 1990-04-23 JP JP2106963A patent/JPH044610A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0642218A1 (de) * | 1993-09-02 | 1995-03-08 | TEMIC TELEFUNKEN microelectronic GmbH | Schaltungsanordnung mit gesteuerten Pinch-Widerständen |
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