JPH0444354B2

JPH0444354B2 -

Info

Publication number: JPH0444354B2
Application number: JP61208526A
Authority: JP
Inventors: Masao Nakano; Hirohiko Mochizuki; Takeshi Oohira; Yukinori Kodama; Hidenori Nomura
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1986-09-04
Filing date: 1986-09-04
Publication date: 1992-07-21
Also published as: JPS6364697A

Description

【発明の詳細な説明】〔概要〕アドレス・マルチプレクス方式を採用した記憶
装置において、最初の１回は外部アドレスの行ア
ドレス及び列アドレスの内、複数ビツトをセツト
し、その後カウント・アツプし、該カウンタ情報
をアドレス信号として、列デコーダに送出するニ
ブル・カウンタを有し、且つボンデイング情報，
フユーズの溶断情報またはアルミニウム配線情報
を入力し前記カウンタに入力された複数ビツトよ
りも少ないビツトを選択的に前記カウンタから送
出されるアドレスとして切換える切り換え論理回
路を有することにより、容易に多ビツト構成を実
現できるとともに、ニブル・アドレスを切り換え
可能にした点にある。[Detailed Description of the Invention] [Summary] In a storage device that employs an address multiplex method, multiple bits of the row address and column address of the external address are set at the first time, and then counted up. It has a nibble counter that sends the counter information as an address signal to a column decoder, and also has bonding information,
By having a switching logic circuit that inputs fuse blowout information or aluminum wiring information and selectively switches bits less than the plurality of bits input to the counter as the address sent from the counter, a multi-bit configuration can be easily achieved. The present invention is capable of realizing the present invention, and also makes it possible to switch the nibble address.

〔産業上の利用分野〕[Industrial application field]

本発明はアドレスマルチプレクスス方式を採用
した記憶装置において、CASのトグル（Toggle）
でデータが次々と入出力される連続ニブル・モー
ド（Nibble Mode）でのアドレス・カウンタに
係るもので、特に、ニブル・アドレスの切り換え
に関する。 The present invention provides a CAS toggle function in a storage device that employs an address multiplex system.
This relates to an address counter in continuous nibble mode (Nibble Mode) in which data is input and output one after another, and particularly relates to switching of nibble addresses.

〔従来の技術〕[Conventional technology]

ニブル（Nibble）とは、ハーフ・バイトすな
わち４ビツトを意味する用語である（但し、本願
において必ずしも４ビツトに限定するものではな
くニブルなる言葉をもつと広い意味で使用するも
のとする）。第１０図Ｂのニブル・モードの動作
は第１０図Ａの従来素子のページ・モード動作と
類似している。１回のRASバー（反転信号，以
下同じ）入力に対して、複数回のCASバー入力
を行なうことにより、通常常動作時よりも速いス
ピードでメモリ・セルへの書込み・読出しを行な
うことが可能になる。 Nibble is a term meaning half-byte, that is, 4 bits (however, in this application, it is not necessarily limited to 4 bits, and the term nibble is used in a broader sense). The nibble mode operation of FIG. 10B is similar to the page mode operation of the conventional device of FIG. 10A. By inputting the CAS bar multiple times for one RAS bar (inverted signal, the same applies hereinafter), it is possible to write to and read from memory cells at a faster speed than during normal operation. become.

第１０図Ａのように、ページ・モード動作は、
RASバー信号をアクテイブにする際に設定され
た「行」アドレスに属するメモリ・セルを、
RASバーをアクテイブにしたまま、「列」アドレ
スとCASバー信号を次々に入力することによつ
てアクセスするものである。行アドレスを変える
ことなく動作させるため、行選択のためのアドレ
ス選択時間およびリセツト時間が不要となり、高
速のアクセスタイムとサイクルタイが得られる。
また、１回のRASバー入力によつて、アクセス
できるメモリ・セルの数は、例えば、64Kビツト
素子の場合256ビツトとなり、これらのセルに対
してランダムに書込み、読出しが行なえる。 As shown in Figure 10A, page mode operation:
memory cells belonging to the “row” address set when activating the RAS bar signal.
It is accessed by inputting the "column" address and the CAS bar signal one after another while keeping the RAS bar active. Since the operation is performed without changing the row address, address selection time and reset time for row selection are unnecessary, and high-speed access time and cycle tie can be obtained.
Further, the number of memory cells that can be accessed by one RAS bar input is, for example, 256 bits in the case of a 64K bit device, and writing and reading can be performed randomly to these cells.

これに対して、ニブル・モード動作は、１回の
RASバー入力によつてアクセスできるセル数は
４ビツトと少なくなるが、４ビツトをアクセスす
るのに、切めの１ビツトを外部アドレスで決める
だけで、その後はCASバーを入力するだけで、
シリアル且つサイクリツクにアクセスすること可
能とする。従つて、ページ・モード動作のように
各CASバー入力の際にアドレスを設定する必要
がないため、さらに高速の動作が可能になる。 In contrast, nibble mode operation
The number of cells that can be accessed by inputting the RAS bar is reduced to 4 bits, but in order to access 4 bits, you only need to determine the last bit using the external address, and then input the CAS bar.
Allows serial and cyclic access. Therefore, unlike page mode operation, it is not necessary to set an address at each CAS bar input, so even faster operation is possible.

ニブル・モードを行なう64KのDRAMの書込
み，続出し部分の機能ブロツク構成例を第１１図
に示す。ニブル４ビツトに対応して、４組のデー
タバスを配置し、読出しの場合は４ビツトの蓄積
データを、各々のデータ・バスを介して各セン
ス・ラツチ８４にラツチし、ラツチされたデータ
をレジスタ８３によつて、次々に出力バツフア８
１に転送して出力を出す。 FIG. 11 shows an example of the functional block configuration of the writing and continuous writing portion of a 64K DRAM that performs nibble mode. Four sets of data buses are arranged corresponding to the 4-bit nibble, and in the case of reading, 4-bit accumulated data is latched into each sense latch 84 via each data bus, and the latched data is The register 83 sequentially outputs the output buffer 8.
1 and output the output.

一方、書込みの場合は、１個のデータイン・バ
ツフア８２の出力を各データ・バスに接続された
書込みバツフア８５に並列に入力し、順次書込み
バツフア８５を駆動してメモリ・セルに入力デー
タを書込む。また、同時にセンスラツチにも書込
みデータをラツチさせる。従つて、同一ニブル・
モード動作内で蓄積データを書き換ることもでき
る。或いは、書込んだ新しいデータを続出すこと
も可能である。 On the other hand, in the case of writing, the output of one data-in buffer 82 is input in parallel to the write buffers 85 connected to each data bus, and the write buffers 85 are sequentially driven to write input data to the memory cells. Write. At the same time, the write data is also latched in the sense latch. Therefore, the same nibble
Accumulated data can also be rewritten within mode operation. Alternatively, it is also possible to continue writing new data.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

ところが、上記ニブル・モードを行なう従来方
式では、多ビツト（パラレルのビツト数）構成の
場合、例えば、４ビツト構成ではそのビツト数の
４倍の16租のデータ・バス，センスラツチ，書込
みバツフアが必要になり、大きな面積を必要と
し、消費電力の増大になるという問題点がある。
同様に、ニブル・モードにおいて、もつと多くの
ビツト数（シリアルのビツト数）にしようとする
ことも困難である。また、規格上半導体記憶装置
の品種で、ニブル・アドレスが異なり互換性が要
求されることがあるが、従来のニブル回路ではそ
の切り換えができなかつた。 However, in the conventional method for performing the above nibble mode, in the case of a multi-bit (parallel bit number) configuration, for example, a 4-bit configuration requires a 16-bit data bus, sense latch, and write buffer, which is four times the number of bits. Therefore, there are problems in that it requires a large area and increases power consumption.
Similarly, it is difficult to achieve a large number of bits (serial number of bits) in nibble mode. Further, according to standards, nibble addresses may differ depending on the type of semiconductor memory device, and compatibility is required, but conventional nibble circuits cannot switch between them.

〔問題点を解決するための手段〕[Means for solving problems]

本発明は、アドレス・マルチプレクス方式を採
用した記憶装置において、最初の１回は外部アド
レスの列アドレスをセツトし、列アドレス取込み
信号のトグルでカウント・アツプし、該カウント
情報をアドレス信号として、列デコーダに直接も
しくはアドレス・バツフアを介して送出するカウ
ンタと、ボンデイング情報，フユーズの溶断情報
またはアルミニウ配線情報等の切り換え情報を入
力し前記カウンタのアドレスを切換える切り換え
論理回路を有することを特徴とする記憶装置を提
供するものである。 The present invention provides a storage device that employs an address multiplex system, in which a column address of an external address is set at the first time, a count is increased by toggling a column address capture signal, and the count information is used as an address signal. It is characterized by having a counter that is sent directly to the column decoder or via an address buffer, and a switching logic circuit that inputs switching information such as bonding information, fuse blowing information, or aluminum wiring information and switches the address of the counter. It provides a storage device.

第１図Ａに本発明のニブル・カウンタの原理的
説明図を、第１図Ｂにその動作波形図を示してあ
り、図を参照して本発明の概要を説明する。図
中、１はニブル・カウンタ、２はアドレス・バツ
フアであり、ADDは外部アドレス、また、φは
外部アドレス信号の列アドレスをセツトするクロ
ツク信号、φNBCはニブル・クロツク信号φSW
は切り換え情報である。その動作は、以下の如く
である。 FIG. 1A shows an explanatory diagram of the principle of the nibble counter of the present invention, and FIG. 1B shows its operating waveform diagram.The outline of the present invention will be explained with reference to the figures. In the figure, 1 is a nibble counter, 2 is an address buffer, ADD is an external address, φ is a clock signal that sets the column address of the external address signal, and φNBC is a nibble clock signal φSW.
is switching information. Its operation is as follows.

通常のサイクル（ノーマル・サイクル）時
に、RASバーが落ち次いでCASバーが落ちて
外部アドレスADDの列アドレスをニブル・カ
ウンタへセツトする。セツト動作は、アドレ
ス・バツフアへ列アドレスをセツトするクロツ
クφで行なう。なお、(a)外部アドレスADDは
アドレス・バツフア２を通してニブル・カウン
タへセツトしても、或いは(b)直接ニブル・カウ
ンタへ外部アドレスを入れるようにしてもよ
い。 During a normal cycle, the RAS bar falls and then the CAS bar falls, setting the column address of external address ADD into the nibble counter. The set operation is performed by clock φ which sets the column address in the address buffer. Note that (a) the external address ADD may be set to the nibble counter through the address buffer 2, or (b) the external address may be directly input to the nibble counter.

アドレスセツト後、φNBC印加時ニブル・カ
ウンタ１をカウント・アツプする。 After setting the address, count up the nibble counter 1 when φNBC is applied.

次に来るニブル・サイクルで、ニブル・カウ
ンタ１のアドレスを引き出し、列デコーダを動
作させる。 On the next nibble cycle, the address of nibble counter 1 is retrieved and the column decoder is activated.

その際、(c)ニブル・カウンタ１のアドレスを
アドレス・バツフア２で増幅後列デコーダへ出
力しても良く、或いは、(d)ニブル・カウンタ１
の出力を直接列デコーダへ出力しても良い。 In this case, (c) the address of nibble counter 1 may be amplified by address buffer 2 and then output to the column decoder, or (d) the address of nibble counter 1 may be amplified by address buffer 2 and then output to the column decoder.
The output may be directly output to the column decoder.

アドレス出力後は、ニブル・カウンタ１を
φNBC印加時カウント・アツプする。 After the address is output, nibble counter 1 is counted up when φNBC is applied.

このように、ニブル・モードは入力した列，行
アドレスに関係するビツトのデータがCASバー
のトグルで次々と出力される。例えば、1MWcrd
×1BitのメモリではRA９，CA９が変化したよ
うに見える。このRA９，CA９がニブル・アド
レスとなる。一方、256K×４のメモリではその
ニブル・アドレスはCA０，CA１と決つている。 In this way, in the nibble mode, bit data related to the input column and row addresses are output one after another by toggling the CAS bar. For example, 1MWcrd
In ×1Bit memory, RA9 and CA9 appear to have changed. These RA9 and CA9 become nibble addresses. On the other hand, in a 256K×4 memory, the nibble addresses are determined to be CA0 and CA1.

そこで、本発明においては、このニブル・アド
レスを同一ニブル・カウンタで実現できるよう
に、カウンタの各ビツトの出力をボンデイング・
オプシヨン、ヒユーズ溶断またはアルミニウム配
線情報等（φSW）で切り換える論理回路SWCを
設けている。 Therefore, in the present invention, in order to realize this nibble address with the same nibble counter, the output of each bit of the counter is bonded.
A logic circuit SWC is provided that switches according to options, fuse blowout, aluminum wiring information, etc. (φSW).

従つて、本発明の構成は下記に示す通りであ
る。即ち、本発明はアドレス・マルチプレクス方
式を採用した記憶装置において、最初の１回は外部アドレスの行アドレス及び列
アドレスの内、複数ビツトをセツトし、列アドレ
ス取込み信号のトグルでカウント・アツプし、該
カウント情報をアドレス信号として、列デコーダ
に直接もしくはアドレス・バツフアを介して送出
するカウンタと、ボンデイング情報，フユーズの溶断情報または
アルミニウ配線情報等の切り換え情報を入力し、
前記カウンタに入力された複数ビツトよりも少な
いビツトを選択的に前記カウンタから送出される
アドレスとして切換える切り換え論理回路を有す
ることを特徴とする記憶装置としての構成を有す
るものである。 Therefore, the configuration of the present invention is as shown below. That is, in a storage device employing an address multiplex method, the present invention sets multiple bits of the row address and column address of the external address at the first time, and counts up by toggling the column address capture signal. , a counter that sends the count information as an address signal to the column decoder directly or via an address buffer, and switching information such as bonding information, fuse blowout information, or aluminum wiring information,
The storage device is characterized in that it has a switching logic circuit that selectively switches bits less than the plurality of bits input to the counter as an address sent out from the counter.

〔作用〕[Effect]

上記本発明の構成によれば、データ・バス・
センス・ラツチ回路，書込みバツフア回路が少な
くて済み、面積的に有利である。特に、入出力の
多ビツト（入出力パラレルのビツト数）構成でそ
の効果が顕著である。従来のニブル・モードは
CASバーのトグルで４ビツトで出てくるが、ニ
ブル・カウンタのビツト数を増やすともつと多く
のビツト数（シリアルのビツト数）を出力するこ
とが可能である。ニブル・アドレスを切換える
ことができ、品種の切り換えが容易である。 According to the above configuration of the present invention, the data bus
It requires fewer sense latch circuits and write buffer circuits, and is advantageous in area. This effect is particularly noticeable in a multi-bit input/output (parallel input/output bit count) configuration. The traditional nibble mode is
By toggling the CAS bar, 4 bits are output, but by increasing the number of bits in the nibble counter, it is possible to output a larger number of bits (the number of serial bits). The nibble address can be changed, making it easy to change types.

〔実施例〕〔Example〕

以下に本発明の実施例を図面を参照して詳細に
説明する。 Embodiments of the present invention will be described in detail below with reference to the drawings.

第２図は本発明の実施例のニブル・モードによ
る書込みおよび続出しを行なう全体的ブロツク構
成例を示し、図中、１はニブル・カウンタ、２は
アドレス・バツフアであり、３はセル・アレイ、
４は列デコーダ、５はセンス・ラツチ、６は書込
みバツフア、７は出力バツフア、８はデータ・バ
スである。また、SWCがニブル・アドレスの切
り換え論理回路である。 FIG. 2 shows an example of the overall block configuration for writing and successive writing in the nibble mode according to the embodiment of the present invention. In the figure, 1 is a nibble counter, 2 is an address buffer, and 3 is a cell array. ,
4 is a column decoder, 5 is a sense latch, 6 is a write buffer, 7 is an output buffer, and 8 is a data bus. Also, SWC is a nibble address switching logic circuit.

第３図は実施例のアドレス・バツフア１とニブ
ル・カウンタ３の１アドレス分（ADDBとNBC）
の詳細回路図である。ニブル・モードでは、初め
の１ビツトは外部アドレスADDで決めてやる必
要がある。そこで本実施例で新に追加したニブ
ル・カウンタ１には初めの１ビツトのアドレスを
取り込む機能が必要であり、NBCにこれを備え
ている。第３図中、アドレス・バツフア２には
FFが備えられ、クロツクφLE（ラツチ・イネーブ
ル）で、外部からのアドレスを閉じ込める。一
方、ニブル・カウンタ１にはFFが２個備えられ、
マスタFFおよびスレーブFFとして交互に動作す
る。外部からのアドレスADDがトランジスタＱ
０１，Ｑ０２によつて、アドレス・バツフア N₁
， N₂ のデータがスレーブ側のFFのノード
N₃ ， N₄ にデータセツトされる。この際、最
初の１回だけデータセツトされるようにφALを
コントロールする。その後は、トランスフアーゲ
ートの制御クロツクφTを上げて、ニブル・カウ
ンタ１の情報Ｑ，Ｑバーをノード N₁ ， N₂ に
出す。このように、アドレス出力後、CLK端子
に加わるクロツクでカウンタ・アツプし、そのカ
ウンタ情報Ｑ，Ｑバーを出力していく。 Figure 3 shows one address (ADDB and NBC) of address buffer 1 and nibble counter 3 in the embodiment.
FIG. In nibble mode, the first bit must be determined by external address ADD. Therefore, the nibble counter 1 newly added in this embodiment needs a function to take in the first 1-bit address, and the NBC is equipped with this function. In Figure 3, address buffer 2 has
A FF is provided, and addresses from the outside are locked using the clock φLE (latch enable). On the other hand, nibble counter 1 is equipped with two FFs,
Operates alternately as master FF and slave FF. Address ADD from outside is transistor Q
Address buffer N ₁ by 01,Q02
, N ₂ data is the slave side FF node
Data is set in N ₃ and N ₄ . At this time, φAL is controlled so that the data is set only once at the beginning. Thereafter, the control clock φT of the transfer gate is raised to output information Q and Q bar of nibble counter 1 to nodes N ₁ and N ₂ . In this way, after the address is output, the counter is raised by the clock applied to the CLK terminal, and the counter information Q and Q bar are output.

実際には、アドレス・バツフア２およびニブ
ル・カウンタ１の１ビツト分（ADDBおよび
NBC）をニブル・モードにおいて外部アドレス
をセツトするのに必要なビツト分備える。第４図
はニブル・カウンタの各ビツトNBCの接続例を
示すもので、ニブル・クロツクφNBC印加時に、
NANDゲートで前の情報をもとに桁上げするか
どうかを決めている。 Actually, address buffer 2 and 1 bit of nibble counter 1 (ADDB and
NBC) with the bits necessary to set the external address in nibble mode. Figure 4 shows an example of how each bit NBC of the nibble counter is connected. When the nibble clock φNBC is applied,
The NAND gate decides whether to carry up or not based on the previous information.

第５図は第３図の回路で必要なタイミング
φLE，φAL，φNBC，φTをRASバーおよび
CASバーからを発生するためのクロツク発生回
路を示す。 Figure 5 shows the timings φLE, φAL, φNBC, and φT required for the circuit in Figure 3 using the RAS bar and
This shows a clock generation circuit for generating from the CAS bar.

第６図は第５図のクロツク発生回路のタイミン
グ・チヤートであり、第５図の回路のノード〜
のうち，，および各タイミング信号の動
作波形を示している。 FIG. 6 is a timing chart of the clock generation circuit of FIG. 5, and the nodes of the circuit of FIG.
Of these, and the operating waveforms of each timing signal are shown.

第６図のタイミング・チヤートを参照しなが
ら、本実施例の動作を説明する。 The operation of this embodiment will be explained with reference to the timing chart shown in FIG.

(1) CASバーが下がるととのＬ−Ｌ時間を
捉えて、山形波形φALを作る。このφALで外
部アドレスをアドレス・バツフアに取り込み、
φLEでラツチする。このアドレスはＡ，Ａバ
ーへ出力され、初めの１ビツトの列アドレスと
なる。(1) Create a chevron waveform φAL by capturing the L-L time when the CAS bar goes down. This φAL takes the external address into the address buffer,
Latch with φLE. This address is output to A and A bars and becomes the first 1-bit column address.

(2) φLEが一度入ると、が下がりＬレベルな
り、がＨレベルになつて、φALはのRAS
バーでリセツトされない限り、φALは出ず、
１回のみ動作する。こののφALでニブル・カ
ウンタのスレーブFFにデータをセツトする。(2) Once φLE enters, φLE falls to L level, becomes H level, and φAL becomes RAS.
Unless it is reset by the bar, φAL will not appear,
Works only once. At this φAL, data is set in the slave FF of the nibble counter.

(3) φTは逆にで活性化されるので、２回目以
降のCASバーのトグルで出るようになる。(3) φT is activated in reverse, so it comes out when the CAS bar is toggled from the second time onwards.

(4) ニブル・カウンタのクロツクφNBCはφAL
とのOR波形を遅延させ、φTのＨレベル部分
でスレーブFFデータをマスタFFへ転送し、Ｌ
レベル部分で逆にマスタFFデータをスレーブ
FFに送る。(4) Nibble counter clock φNBC is φAL
The OR waveform is delayed, and the slave FF data is transferred to the master FF at the H level part of φT, and the L
Conversely slave the master FF data in the level part
Send to FF.

(5) 上記の際、第４図に示すニブル・カウンタ接
続のように前段のカウンタ出力とφNBCの
NANDをニブル・カウンタNBCのCLK端子の
クロツクとすることでカウントアツプして行
く。(5) In the above case, as in the nibble counter connection shown in Figure 4, the counter output of the previous stage and φNBC
Counts up by using NAND as the clock for the CLK terminal of the nibble counter NBC.

次に第７図ないし第９図を用いて、本発明の実
施例のニブル・アドレスの切り換えを行なう構成
部分を説明する。 Next, referring to FIGS. 7 to 9, components for switching nibble addresses in an embodiment of the present invention will be explained.

第７図はＡ０，Ａ１のニブル・アドレスをＡ
２，Ａ３に切換える例である。この実施例では、
最初にニブル・カウンタにセツトするのは、外部
アドレスのうちニブル・アドレスと決められてい
る特定のビツトＡ０，Ａ１およびＡ２，Ａ３のみ
とし、他の外部アドレスのビツトは別に蓄える
（例えば別に設けるレジスタ等）又は外部アドレ
スは取込んでも良いがアドレスは変化しないよう
にしている。 Figure 7 shows the nibble addresses of A0 and A1 as
This is an example of switching to 2, A3. In this example,
Initially, only specific bits A0, A1 and A2, A3 of the external address that are determined to be the nibble address are set in the nibble counter, and the bits of other external addresses are stored separately (for example, in a separate register). etc.) or an external address may be taken in, but the address is not changed.

先に示したように外部より入力したアドレス
ADDはアドレス・バツフア２を通して、ニブ
ル・カウンタ１に蓄えられる。φNBCはこのカウ
ンタをカウント・アツプするためのクロツクをボ
ンデイグまたはフユーズの溶断等の情報等
（φSW）により、Ａ０，Ａ１に供給するか、Ａ
２，Ａ３に供給するか切り換え論理回路SWC（ア
ンド回路a₀〜a₃）により分けてやる。ボンデイン
グ情報＝「Ｈ」とすると、Ａ０，Ａ１へφNBCが
供給されて活性化され、CASバーのトグルで第
７図の真理表のようにφNBCが順に〜と印加
されるとＡ０，Ａ１のみ変化し、この情報がアド
レス・バツフアを通して列アドレスとなる。その
時、Ａ２，Ａ３は変化しない。ボンデイング情報
＝「Ｌ」とすれば、逆にＡ２，Ａ３が活性化され、
Ａ０，Ａ１は不活性となり、ニブル・アドレスが
変化したことになる。 Address entered externally as shown above
ADD is stored in nibble counter 1 through address buffer 2. φNBC supplies the clock for counting up this counter to A0 and A1 based on information such as bonding or fuse blowout (φSW), or
2 and A3 or divided by the switching logic circuit SWC (AND circuits a ₀ to a ₃ ). When bonding information = "H", φNBC is supplied to A0 and A1 and activated, and when φNBC is applied in order as shown in the truth table in Figure 7 by toggling the CAS bar, only A0 and A1 change. This information then becomes a column address through an address buffer. At that time, A2 and A3 do not change. If bonding information = "L", A2 and A3 will be activated,
A0 and A1 become inactive, indicating that the nibble address has changed.

第８図Ａは1Mビツトのメモリに本発明を適用
した実施例の要部の全体的配置図であり、ボンデ
イング・オプシヨンで切換える例を示している。
集積回路パツケージのピンＴとボンデイング・パ
ツトPADにアルミニウム線Alをボンデイングし、
ボンデイング「有り」「無」で論理の「１」「０」
を決める。その検出は、ボンデイングパツド
PADと検出回路DTの入力端子との接続点に一端
が低位の電源に接続した抵抗素子Ｒの他端を接続
して行なう。パツケージのピンＴが高位の電源電
位Vccとすると、ボンデイングすれば、検出回路
DTには、高位の電源電位Vccが供給され、出力
が「１」となり、ボンデイングされないと抵抗素
子Ｒで低位の電源電位Vssに引くので検出回路
DTの出力電位はVss「０」になる。 FIG. 8A is an overall layout diagram of the main parts of an embodiment in which the present invention is applied to a 1M bit memory, and shows an example in which switching is performed by a bonding option.
Bond aluminum wire Al to pin T of the integrated circuit package and bonding pad PAD,
Logic “1” and “0” for bonding “with” and “no”
decide. Its detection is performed by bonding pads.
This is done by connecting the other end of a resistive element R, one end of which is connected to a low power source, to the connection point between the PAD and the input terminal of the detection circuit DT. If pin T of the package is set to a high power supply potential Vcc, the detection circuit can be connected by bonding.
DT is supplied with the high power supply potential Vcc and the output becomes "1", and if it is not bonded, it will be pulled to the low power supply potential Vss by the resistor R, so the detection circuit
The output potential of DT becomes Vss "0".

第８図Ｂに図(A)のパツケージのピンＴを含む外
観を示し、アドレス・マルチプレクスではRAと
CAとは同じ１本のピンを共用し、例えばRA０
とCA０とは時分割でＡ０というピンに入る。
RA９，CA９を取り込むとは９番目のＴ９ピン
からきたアドレスを２回に分けてニブル・カウン
タに入力することを意味する。第８図Ｂにおい
て、ニブル・カウンタ１はCA０〜CA９、および
RA９の11ビツトがピンT₀〜Ｔ９から入つてく
る。このニブル・カウンタ１はφNBCでカウン
ト・アツプする。 Figure 8B shows the external appearance of the package shown in Figure (A), including pin T. In the address multiplex, RA and
It shares the same pin with CA, for example RA0
and CA0 are time-divided into pin A0.
Taking in RA9 and CA9 means inputting the address from the 9th T9 pin into the nibble counter twice. In Figure 8B, nibble counter 1 is CA0 to CA9, and
The 11 bits of RA9 come in from pins _T0 to T9. This nibble counter 1 counts up at φNBC.

1M×１のメモリの場合には、前述のように
PADと外部ピンＴとをボンデイングしない。こ
の場合、下位ビツトのRA９，CA９がニブル・
アドレスであり、カウント・アツプの信号φNBC
は順次くるが、CA９でとめて上位ビツトは動か
ず、CASE１と指示したように下位２ビツトのみ
が変化する。なお、1Mビツト×１のメモリでは
RA９はニブルと決つているので、行アドレスで
選ばれるのは、RA０〜RA８の2⁹＝512だけであ
り、一方、列側はCA０〜CA９、とRA９（CA
１０に見える）の2¹¹＝2048という長方形のメモ
リ構成になる。256K×４の場合には、PADとピ
ンＴをボンデイングする。ボンデイングしたとい
う情報φSWがここのカウント・アツプの信号の
切り換え論理回路SWCに入つてくる。今度は図
中、下位の２ビツト（CA９，RA９）は動かな
いで、上位の２ビツト（CA０，CA１）だけが
CASE２と指示するように変化する。 In case of 1M×1 memory, as mentioned above,
Do not bond PAD and external pin T. In this case, lower bits RA9 and CA9 are nibbles.
Address and count up signal φNBC
come in sequence, but it is stopped at CA9 and the upper bits do not change, but only the lower 2 bits change as indicated by CASE1. In addition, with 1M bit x 1 memory,
Since RA9 is determined to be a nibble, only ²⁹ = 512 of RA0 to RA8 are selected in the row address, while on the column side, CA0 to CA9 and RA9 (CA
2 ¹¹ = 2048 (looks like 10), resulting in a rectangular memory configuration. In the case of 256K×4, bond PAD and pin T. Information φSW indicating that bonding has been performed enters the count-up signal switching logic circuit SWC. This time, in the diagram, the lower 2 bits (CA9, RA9) do not move, and only the upper 2 bits (CA0, CA1) move.
It changes to indicate CASE2.

なお、上記CASE１，CASE２において、残り
のビツトは常に最初にセツトされたのと同じ情
報，例えば「０」が出される。 In CASE1 and CASE2, the remaining bits always output the same information as initially set, for example, "0".

第９図に本発明の実施例のニブル・カウンタと
切り換え論理回路の具体的構成例を示す。256K
×4.1M×１のニブル・アドレス（JEDEC：標準
化委員会で決められている）を同一ニブル・カウ
ンタで実現するため各NANDゲート（０〜11）
に上記で示したようにボンデイング情報等により
発生するφ×４，φ×１になるクロツクを入れる
ようにしている。256K×４のメモリの場合では
φ×４＝「Ｈ」でCA０，CA１を出し、1M×１で
は、φ×１＝「Ｈ」（その時φ×４＝「Ｌ」）でRA
９，CA９を出せばよい。 FIG. 9 shows a specific example of the configuration of a nibble counter and a switching logic circuit according to an embodiment of the present invention. 256K
Each NAND gate (0 to 11) is used to realize x4.1M x 1 nibble address (determined by JEDEC: standardization committee) with the same nibble counter.
As shown above, clocks of φ×4 and φ×1 generated by bonding information and the like are inserted. In the case of 256K x 4 memory, CA0 and CA1 are output when φ x 4 = "H", and for 1M x 1, RA is output when φ x 1 = "H" (at that time, φ x 4 = "L").
9, just roll CA9.

以上の構成によれば、同じ1Mビツトのメモリ
を実現するのに1Mビツト×１と256Kビツト×４
とを単にボンデイング・パツドPADへのボンデ
イングの有無で切換えることが可能になる。 According to the above configuration, to realize the same 1M bit memory, 1M bit x 1 and 256K bit x 4 are required.
It becomes possible to switch between simply bonding and the presence or absence of bonding to the PAD.

なお、本発明は特許請求の範囲の範囲内におい
て種々変更可能であり、例えばボンデイング情報
と同様にヒユーズの溶断情報或いはアルミニウム
配線情報（特定の端子等にアルミニウム配線がな
されているか否か）でニブル・カウンタの動作を
切り換えることができる。 Note that the present invention can be modified in various ways within the scope of the claims. For example, similar to bonding information, fuse blowing information or aluminum wiring information (whether or not aluminum wiring is connected to a specific terminal, etc.) can be used as a nibble. - Counter operation can be switched.

（発明の効果）以上のように従来は、ニブル・モードにおい
て、ニブル・カウンタがどの４ビツトを出すか決
つてしまうのに対し、この発明では、ボンデイン
グ情報、ヒユーズ溶断情報、或いはアルミニウム
配線情報等の切り換え情報によりどの４ビツトを
出すか自由に決めることができるという利点があ
る。さらに、ニブル・カウンタのビツト数を増や
すだけでニブル・モードにおいてもつと多くのビ
ツト数（シリアルビツト数）を出力することが可
能となる利点があり、さらに多ビツト構成（入出
力のパラレルビツト数））において従来よりデー
タ・バス，センス・ラツチ回路，書込みバツフア
回路が少なくて済み、面積的に有利である。(Effects of the Invention) As described above, in the conventional nibble mode, the nibble counter determines which 4 bits to output, but in the present invention, bonding information, fuse blowing information, aluminum wiring information, etc. The advantage is that it is possible to freely decide which 4 bits to output based on the switching information. Another advantage is that it is possible to output a larger number of bits (serial bit number) in nibble mode simply by increasing the number of bits in the nibble counter, and it is also possible to output a larger number of bits (serial bit number) by simply increasing the number of bits in the nibble counter. )) requires fewer data buses, sense latch circuits, and write buffer circuits than before, and is advantageous in area.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図Ａ，Ｂは本発明の概要を示すブロツク図
および動作波形図、第２図は本発明の実施例の全
体的構成例を示す図、第３図は本発明の実施例に
おけるニブル・カウンタとアドレス・バツフアの
部分を示す詳細回路図、第４図は実施例のニブ
ル・カウンタの接続図、第５図は実施例のクロツ
ク発生回路図、第６図は実施例のタイミング・チ
ヤート、第７図は本発明のニブル・アドレス切り
換え回路構成例を示す図、第８図Ａは実施例のニ
ブル・アドレス切り換えの要部構成の配置を示す
図、第８図Ｂは実施例の集積回路パツケージの外
観図、第９図は本発明のニブル・アドレス切り換
え回路の他の例を示す回路図、第１０図は従来例
として示したページ・モード動作およびニブル・
モード動作の波形図、第１１図は従来例のニブ
ル・モード動作を行なう入出力部ブロツク図であ
る。１…ニブル・カウンタ、２…アドレス・バツフ
ア、ADD…外部アドレス、φNBC…ニブル・ク
ロツク信号、φSW…切り換え情報、３…セル・
アレイ、４…列デコーダ、５…センス・ラツチ、
６…書込みバツフア、７…出力バツフア、８…デ
ータ・バス、a₀〜a₃…AND回路、SWC…切り換
え論理回路。 1A and 1B are block diagrams and operational waveform diagrams showing an overview of the present invention, FIG. 2 is a diagram showing an example of the overall configuration of an embodiment of the present invention, and FIG. A detailed circuit diagram showing the counter and address buffer parts, FIG. 4 is a connection diagram of the nibble counter of the embodiment, FIG. 5 is a clock generation circuit diagram of the embodiment, and FIG. 6 is a timing chart of the embodiment. FIG. 7 is a diagram showing an example of the nibble address switching circuit configuration of the present invention, FIG. 8A is a diagram showing the arrangement of the main components of the nibble address switching of the embodiment, and FIG. 8B is the integrated circuit of the embodiment. 9 is a circuit diagram showing another example of the nibble address switching circuit of the present invention, and FIG. 10 is a page mode operation and nibble address switching circuit shown as a conventional example.
FIG. 11 is a waveform diagram of the mode operation, and is a block diagram of the input/output section performing the conventional nibble mode operation. 1...Nibble counter, 2...Address buffer, ADD...External address, φNBC...Nibble clock signal, φSW...Switching information, 3...Cell...
array, 4... column decoder, 5... sense latch,
6...Write buffer, 7...Output buffer, 8...Data bus, _a0 to _a3 ...AND circuit, SWC...switching logic circuit.

Claims

【特許請求の範囲】１アドレス・マルチプレクス方式を採用した記
憶装置において、最初の１回は外部アドレスの行アドレス及び列
アドレスの内、複数ビツトをセツトし、列アドレ
ス取込み信号のトグルでカウント・アツプし、該
カウント情報をアドレス信号として、列デコーダ
に直接もしくはアドレス・バツフアを介して送出
するカウンタと、ボンデイング情報，フユーズの溶断情報または
アルミニウム配線情報等の切り換え情報を入力
し、前記カウンタに入力された複数ビツトよりも
少ないビツトを選択的に前記カウンタから送出さ
れるアドレスとして切換える切り換え論理回路を
有することを特徴とする記憶装置。[Claims] 1. In a storage device that employs an address multiplex system, multiple bits of the row address and column address of the external address are set at the first time, and counting is performed by toggling the column address capture signal. A counter that outputs the count information as an address signal to the column decoder directly or via an address buffer, and switching information such as bonding information, fuse blowout information, or aluminum wiring information is input and input to the counter. A storage device comprising a switching logic circuit for selectively switching bits less than the plurality of bits sent out from the counter as an address.