JP2659222B2 - Memory circuit - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はメモリ回路内のテスト回路に関する。Description: TECHNICAL FIELD The present invention relates to a test circuit in a memory circuit.

［従来の技術］ 近年、半導体メモリは大幅に進歩し、その道は一方で
大容量化に向かい、今では1Mビットから４ビットまで達
成している。また一方では特性の用途、およびユーザの
用途に適した専用品への道も進んでいる。[Prior Art] In recent years, semiconductor memories have made great strides, and on the other hand, on the other hand, the direction toward large capacity has been achieved, and now 1 to 4 bits has been achieved. On the other hand, the path to specialty products suitable for the use of the characteristic and the use of the user is also progressing.

一般に専用メモリは、従来汎用メモリと、ゲートアレ
イなどのコントロール回路で構成された装置を同一チッ
プ内に納め、製品の小型化、コストの低減化を目的とし
て開発されている。そのため専用品は汎用品より複雑な
回路構成となっているのが普通で、チップ面積のセルに
対する周辺回路の比率が汎用品よりも大きい。したがっ
て試作評価する際はメモリ系、周辺回路系について別々
に評価できることが望ましい。テスト回路はそれを実現
するもので、もし製品が不良となったとき、どの回路に
原因があるかを探る場合、最も有効な手段でありかつ評
価時間の短絡に役立っている。また異なる２種類以上の
メモリを用いて、そのメモリデータを演算出力する構成
の専用品または第１のメモリにまず書き込み、そのセル
データを第２のメモリに書く構成の専用品では、テスト
回路により、メモリを独立にテストできる機能を持たな
ければ、メモリのセルレベルの評価は事実上不可能とな
ってしまう。以上示したようにテスト回路は専用メモリ
において必要不可欠なものとなっている。In general, a dedicated memory has conventionally been developed for the purpose of reducing the size and cost of a product by placing a general-purpose memory and a device including a control circuit such as a gate array in the same chip. Therefore, the dedicated product usually has a more complicated circuit configuration than the general-purpose product, and the ratio of the peripheral circuit to the cell of the chip area is larger than that of the general-purpose product. Therefore, when evaluating a prototype, it is desirable that the memory system and the peripheral circuit system can be evaluated separately. The test circuit achieves this, and if a product becomes defective, it is the most effective means to find out which circuit has the cause, and it is useful for short-circuiting the evaluation time. In a dedicated product having a configuration in which two or more different types of memories are used to calculate and output the memory data or a first product in which the memory data is first written and the cell data is written in the second memory, a test circuit is used. Without the function of independently testing the memory, the cell-level evaluation of the memory becomes practically impossible. As described above, the test circuit is indispensable in the dedicated memory.

従来この種のテスト回路はそのメモリ構成にかかわら
ず、メモリ入力データを別の配線を介して、本来そのメ
モリの出力データが入力されるべき周辺回路、または、
次のメモリに入力させ、目的の次段装置をテストする方
法がとられていた。以上の事を図面を参照して説明す
る。第６図は従来専用メモリで行われていたテスト動作
を表すブロック図である。本来の動作としは、入力端子
からのデータが８の入力バスラインを通ってメモリ１に
書き込まれ、そのメモリデータが９のメモリ１出力バス
を通ってメモリ２に入力され、メモリ２の情報が出力す
るフローをとっている。またメモリ２テスト時において
は、入力端子からメモリ１に入力する８のバスラインと
は別に12のテスト用バスラインと13の切り換えスイッチ
で構成されるテスト回路を介して、入力データを直接メ
モリ２に入力させるフローをとっていた。すなわち、切
り換えスイッチによりどちらかのバスラインを選択する
ことにより、通常モードとテストモードに切り換えてい
た。Conventionally, a test circuit of this type has a memory circuit that transmits memory input data via another wiring to a peripheral circuit to which output data of the memory should be input, regardless of the memory configuration, or
A method of inputting the data to the next memory and testing the target next-stage device has been adopted. The above will be described with reference to the drawings. FIG. 6 is a block diagram showing a test operation conventionally performed in a dedicated memory. The original operation is as follows. Data from the input terminal is written to the memory 1 through the eight input bus lines, and the memory data is input to the memory 2 through the memory 1 output bus 9 and the information of the memory 2 is read. The flow to output is taken. In the memory 2 test, the input data is directly transferred to the memory 2 via a test circuit composed of 12 test bus lines and 13 changeover switches separately from the 8 bus lines input from the input terminal to the memory 1. Had a flow to input. That is, the normal mode and the test mode are switched by selecting one of the bus lines with the changeover switch.

［発明が解決しようとする問題点］ ところが上述した従来のテスト回路は、新たにテスト
用バスラインを必要としているため、入力端子数が多
く、かつメモリ1,2間が離れている場合はバスラインの
長さ及び本数が増大化してしまい、その占める面積が無
視できないほど大きくなってしまうという欠点があっ
た。[Problems to be Solved by the Invention] However, the above-described conventional test circuit requires a new test bus line, so that when the number of input terminals is large and the memories 1 and 2 are far apart, the bus There is a disadvantage that the length and the number of lines are increased, and the area occupied by the lines is too large to be ignored.

そこで本発明の目的は新たなバスラインを設ける異な
くメモリ１の動作とは無関係に次段メモリまたは他の回
路をテストする回路を提供することにある。Therefore, an object of the present invention is to provide a circuit for testing a next-stage memory or another circuit regardless of the operation of the memory 1 without providing a new bus line.

［問題点を解決するための手段］ 本願発明の第１の要旨は、ビット線の一方の側からラ
イト・スイッチを介してデータを書き込み、ビット線の
他方からリード・スイッチを介してデータを出力する構
成のメモリと、該メモリの出力端に接続された次段回路
とを同一チップ上に設けたメモリ回路において、テスト
時にはテスト信号によってリード・スイッチとライト・
スイッチとの両方を同時にオン状態とし、メモリ内のビ
ット線を経由して次段回路へテストデータを供給するこ
とである。[Means for Solving the Problems] A first gist of the present invention is to write data from one side of a bit line via a write switch and output data from the other side of the bit line via a read switch. In a memory circuit in which a memory having such a configuration and a next-stage circuit connected to an output terminal of the memory are provided on the same chip, a read signal and a write
That is, both the switch and the switch are turned on at the same time, and test data is supplied to the next stage circuit via the bit line in the memory.

本願発明の第２の要旨は、ビット線の一方の側からラ
イト・スイッチを介してデータを書き込み、ビット線の
他方からリード・スイッチを介してデータを出力する構
成のメモリと、該メモリの出力端に接続された次段回路
とを同一チップ上に設けたメモリ回路において、テスト
時にはテスト信号によってライト・スイッチをオン状態
にし、リード・スイッチを通常状態と同じリード・タイ
ミング・クロックでオンせしめ、テストデータをメモリ
内に一旦ラッチした後、このメモリでラッチしたテスト
データを次段回路へ入力するようにしたことである。A second gist of the present invention is a memory configured to write data from one side of a bit line via a write switch and output data from the other side of the bit line via a read switch, and an output of the memory. In a memory circuit provided on the same chip with the next stage circuit connected to the end, at the time of a test, a write signal is turned on by a test signal, and a read switch is turned on with the same read timing clock as a normal state, After the test data is once latched in the memory, the test data latched in the memory is input to the next stage circuit.

［実施例］ 次に本発明について図面を参照して説明する。Example Next, the present invention will be described with reference to the drawings.

第１図は本発明の第１実施例を示した回路図である。
ライト・リード切り換えスイッチを介した１のリード・
タイミング・クロック及び２のライト・タイミング・ク
ロックはそれぞれオアゲートからなるテスト回路に入力
される。リード・タイミング・クロックと７のテスト信
号が入力されるオアゲートからは３のリード・コントロ
ール信号、ライト・タイミング・クロックとテスト信号
が入力されるオアゲートからは４のライト・コントロー
ル信号が出力されている。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
One read via the write / read switch
The timing clock and the two write timing clocks are input to a test circuit composed of an OR gate. An OR gate to which a read timing clock and 7 test signals are input outputs a 3 read control signal, and an OR gate to which a write timing clock and test signal are input outputs 4 write control signals. .

通常動作時は第３図のタイミング・チャートで説明す
ると、テスト信号が低レベル状態で、時刻t1でライト・
タイミング・クロックが入力され時刻t2まで高レベル状
態となる。この時オアゲートの一方が低レベルに固定さ
れているため、ライト・コントロール信号はライト・ク
ロックと同じ波形で６のライト・スイッチに入力され入
力端子のデータがスイッチを介してメモリ・セルに書か
れるライト・サイクルとなる。このライトサイクル時は
リードクロックが低レベル固定であるためリード・スイ
ッチがオフとなり、ビット線データが出力端子には行か
ないようになっている。In the normal operation, the test signal will be described with reference to the timing chart of FIG.
The timing clock is input and becomes high level until time t2. At this time, since one of the OR gates is fixed at a low level, the write control signal is input to the six write switches with the same waveform as the write clock, and the data at the input terminal is written to the memory cells via the switches. This is a write cycle. At the time of this write cycle, the read switch is turned off because the read clock is fixed at a low level, so that bit line data does not go to the output terminal.

次の、リード・サイクルにおいて、ライト・クロック
が低レベル固定で、かつ時刻t3,t4にリード・クロック
が高レベルとなると、５のリード・スイッチがオンする
ため、メモリセル・データが時刻t3からt4の間に出力さ
れる。また時刻t3ではフリップフロップがオンしt4でリ
ード・データをラッチする動作をとる。これが基本的な
メモリ・ライト／リード・サイクルである。In the next read cycle, when the write clock is fixed at a low level and the read clock goes high at times t3 and t4, the read switch 5 is turned on. Output during t4. At time t3, the flip-flop is turned on, and at time t4, the read data is latched. This is a basic memory write / read cycle.

次に、テスト時の動作について第４図のタイミング・
チャートで説明する。テスト時においてはテスト信号が
高レベルとなる。このため２個のオアゲートはライト・
クロック、リード・クロックに関わらず高レベル出力を
保つ。従って通常サイクル時それぞれのクロックでライ
ト・サイクル、リード・サイクルと分かれていたものが
無視され、どのサイクルにおいてもライト／リード・ス
イッチがオンとなる。このようにすることにより、入力
データはライト・スイッチを通してビット線に入力し、
同時にリード・スイッチを通って出力される。またリー
ド・コントロール信号が高レベルのままなのでフリップ
フロップはいつもオフしていて、一連の動作とは無関係
になる。以上のようにして入力データは本来のメモリセ
ルへ書き込むという動作をせずに、そのまま出力される
スルー動作をする。Next, regarding the operation at the time of the test, the timing shown in FIG.
This will be described using a chart. During a test, the test signal goes high. Therefore, the two OR gates are light
Maintains high level output regardless of clock and read clock. Therefore, in a normal cycle, a write cycle and a read cycle which are separated by each clock are ignored, and the write / read switch is turned on in any cycle. By doing so, the input data is input to the bit line through the write switch,
Output at the same time through the reed switch. Also, since the read control signal remains at a high level, the flip-flop is always off, and has no relation to a series of operations. As described above, a through operation is performed in which input data is output as it is, without performing an operation of writing input data to an original memory cell.

次に本発明の第２実施例について説明する。 Next, a second embodiment of the present invention will be described.

第２図は第２実施例を示したものである。第１実施例
との違いはリード・コントロール信号を出力する理論ゲ
ートがオアゲートから、リード・タイミング・クロック
とテスト信号が入力するアンドゲートと、ライト・タイ
ミング・クロックとテスト信号が入力するアンドゲート
のそれぞれの出力がオアゲートに入力し、リード・コン
トロール信号を出力する構成をとっている。このような
回路構成によると、通常動作時は、第１実施例と同じ動
作をするが、テスト時には別の動作をするようになる。
この動作を第５図のタイミング・チャートに示す。FIG. 2 shows a second embodiment. The difference from the first embodiment is that a logical gate for outputting a read control signal is an OR gate, an AND gate for inputting a read timing clock and a test signal, and an AND gate for inputting a write timing clock and a test signal. Each output is input to an OR gate, and a read control signal is output. According to such a circuit configuration, the same operation as in the first embodiment is performed during a normal operation, but another operation is performed during a test.
This operation is shown in the timing chart of FIG.

まず、時刻t1からt2においてライト・タイミング・ク
ロックが高レベルとなるが、テスト信号が高レベルであ
るためオアゲートは初めから高レベル状態であり、ライ
ト・スイッチもオン状態を保つ。またリード・コントロ
ール信号は第１実施例と違って、ライト・タイミング・
クロックと同じ位相でオン・オフする。この回路構成に
すると、時刻t5で入力するデータは時刻t1からt2のあい
だそのまま出力されるが、t2においてリード・スイッチ
がオフすると、フリップフロップが起動し、t6において
入力データが変化しても、前のデータを保ったままの状
態となる。すなわちライト・タイミング・クロックによ
るデータのラッチ動作を行っている。従って、ある特定
の時間のデータのみを次段のメモリまたは他の回路に入
力させることができる。First, from time t1 to time t2, the write timing clock goes high, but since the test signal is high, the OR gate is initially high, and the write switch is also kept on. Also, unlike the first embodiment, the read control signal is different from the write timing signal.
Turns on / off at the same phase as the clock. With this circuit configuration, the data input at time t5 is output as it is from time t1 to t2, but when the read switch is turned off at t2, the flip-flop is activated, and even if the input data changes at t6, The previous data is kept. That is, the data latch operation is performed by the write timing clock. Accordingly, only data at a specific time can be input to the next-stage memory or another circuit.

［発明の効果］ 以上説明したように、本発明のテスト回路は、入力デ
ータを第１のメモリのビット線、ライト／リード・スイ
ッチのみを介して次段のメモリや他の回路に入力させて
いるため、新たに大面積を用いてテスト用のバスライン
やバスライン選択スイッチを設ける必要がない。また、
第１のメモリのビット線、ライト／リード・スイッチは
メモリ不良の大部分を占めるデコーダ，メモリセル，セ
ンスアンプの正常動作を必要としないため、ただのバス
ラインとトランスファー・スイッチとして見ることがで
きる。従って従来と同じ機能を面積を増やすことなく、
しかも同じ安全性で実現できる効果がある。[Effects of the Invention] As described above, the test circuit of the present invention allows input data to be input to the next-stage memory and other circuits only through the bit line of the first memory and the write / read switch. Therefore, it is not necessary to newly provide a bus line for testing and a bus line selection switch using a large area. Also,
Since the bit line and write / read switch of the first memory do not require the normal operation of the decoder, memory cell, and sense amplifier that account for the majority of memory failures, they can be viewed as just bus lines and transfer switches. . Therefore, without increasing the area, the same functions as before
Moreover, there is an effect that can be realized with the same security.

また、本発明はテスト用の論理ゲートにより第１のメ
モリをビット線とスイッチで構成されたスルー回路及び
ラッチ回路に変換させるものであるため以上示した実施
例に限定されるものではない。The present invention is not limited to the above-described embodiment because the first memory is converted into a through circuit and a latch circuit including bit lines and switches by a test logic gate.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の第１実施例を示した回路図、第２図は
本発明の第２実施例を示した回路図、第３図は第１図の
通常動作を示したタイミング・チャート、第４図は第１
図のテスト動作を示したタイミング・チャート、第５図
は第２図のテスト動作を示したタイミング・チャート、
第６図は従来例を示したブロック図である。 １……リード・タイミング・クロック、 ２……ライト・タイミング・クロック、 ３……リード・コントロール信号、 ４……ライト・コントロール信号、 ５……リード・スイッチ、 ６……ライト・スイッチ、 ７……テスト信号、 ８……メモリ１入力用バスライン、 ９……メモリ１出力用バスライン、 10……メモリ２入力用バスライン、 11……メモリ２出力用バスライン、 12……メモリ２テスト用バスライン、 13……バスライン選択スイッチ。FIG. 1 is a circuit diagram showing a first embodiment of the present invention, FIG. 2 is a circuit diagram showing a second embodiment of the present invention, and FIG. 3 is a timing chart showing a normal operation of FIG. FIG. 4 shows the first
FIG. 5 is a timing chart showing the test operation of FIG. 5, FIG. 5 is a timing chart showing the test operation of FIG. 2,
FIG. 6 is a block diagram showing a conventional example. 1 ... read timing clock, 2 ... write timing clock, 3 ... read control signal, 4 ... write control signal, 5 ... read switch, 6 ... write switch, 7 ... ... test signal, 8 ... bus line for memory 1 input, 9 ... bus line for memory 1 output, 10 ... bus line for memory 2 input, 11 ... bus line for memory 2 output, 12 ... memory 2 test Bus line, 13 ... Bus line selection switch.

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】ビット線の一方の側からライト・スイッチ
を介してデータを書き込み、ビット線の他方からリード
・スイッチを介してデータを出力する構成のメモリと、
該メモリの出力端に接続された次段回路とを同一チップ
上に設けたメモリ回路において、テスト時にはテスト信
号によってリード・スイッチとライト・スイッチとの両
方を同時にオン状態とし、メモリ内のビット線を経由し
て次段回路へテストデータを供給することを特徴とする
メモリ回路。A memory configured to write data from one side of a bit line via a write switch and output data from the other side of the bit line via a read switch;
In a memory circuit in which a next-stage circuit connected to the output terminal of the memory is provided on the same chip, during a test, both the read switch and the write switch are simultaneously turned on by a test signal, and the bit line in the memory is turned on. A memory circuit for supplying test data to a next-stage circuit via a memory. 【請求項２】ビット線の一方の側からライト・スイッチ
を介してデータを書き込み、ビット線の他方からリード
・スイッチを介してデータを出力する構成のメモリと、
該メモリの出力端に接続された次段回路とを同一チップ
上に設けたメモリ回路において、テスト時にはテスト信
号によってライト・スイッチをオン状態にし、リード・
スイッチを通常状態と同じリード・タイミング・クロッ
クでオンせしめ、テストデータをメモリ内に一旦ラッチ
した後、このメモリでラッチしたテストデータを次段回
路へ入力するようにしたことを特徴とするメモリ回路。2. A memory configured to write data from one side of a bit line via a write switch and output data from the other side of the bit line via a read switch.
In a memory circuit in which a next-stage circuit connected to an output terminal of the memory is provided on the same chip, a write signal is turned on by a test signal during a test, and a read
A memory circuit characterized in that a switch is turned on at the same read timing clock as in a normal state, test data is temporarily latched in a memory, and the test data latched by the memory is input to a next stage circuit. .