JPH0440891B2 - - Google Patents

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JPH0440891B2
JPH0440891B2 JP57215667A JP21566782A JPH0440891B2 JP H0440891 B2 JPH0440891 B2 JP H0440891B2 JP 57215667 A JP57215667 A JP 57215667A JP 21566782 A JP21566782 A JP 21566782A JP H0440891 B2 JPH0440891 B2 JP H0440891B2
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JP
Japan
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transistor
terminal
connection point
power supply
whose
Prior art date
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JP57215667A
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JPS58145224A (ja
Inventor
Kureitan Kaashu Hauado
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CTU of Delaware Inc
Original Assignee
Mostek Corp
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Publication date
Application filed by Mostek Corp filed Critical Mostek Corp
Publication of JPS58145224A publication Critical patent/JPS58145224A/ja
Publication of JPH0440891B2 publication Critical patent/JPH0440891B2/ja
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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Logic Circuits (AREA)
  • Pulse Circuits (AREA)
  • Manipulation Of Pulses (AREA)
  • Electric Clocks (AREA)

Description

【発明の詳細な説明】 本発明は、電子クロツク信号発生回路、ことに
集積回路に利用するこのような回路に関する。
クロツク信号発生回路は半導体メモリに広く利
用されている。これ等の回路により生ずるクロツ
ク信号はメモリの動作を逐次に生ずる作用をす
る。クロツク信号は迅速な切換え割合を保ちなが
ら高容量のロードを駆動しなければならないこと
が多い。このようなクロツク回路に対する駆動ト
ランジスタは従つて比較的大形である。普通のク
ロツク回路の動作のタイミングは駆動トランジス
タの付勢にオーバーラツプを生ずることにより、
この回路に有害になる重電流スパイクを生ずる。
これは容量性ブートストラツプを使い出力トラン
ジスタに対し高電圧駆動信号を生ずるときに起る
ことが多い。
前記の問題によつて所望のクロツク信号を迅速
な切換え割合で生ずるが流通電流のスパイクの生
起を防ぐクロツク回路が必要になる。
本発明によるクロツク回路の選定した実施例
は、コンデンサと共にこのコンデンサに第１の電
圧状態に予備給電する装置を備えている。出力端
子を駆動するように出力トランジスタを設けてあ
る。又出力端子を第１の電圧レベルに予備給電す
る回路装置を設けてある。第１電圧状態より高い
第２電圧状態にコンデンサの電圧を昇圧する作用
をする回路に入力信号を送る。この入力信号から
誘導する遅延信号を生ずる回路装置を設けてあ
る。又この遅延信号に応答して動作しコンデンサ
から出力トランジスタの制御端子に第２電圧状態
を送ることによりこの出力端子を第２の電圧レベ
ルに駆動する別の回路装置を設けてある。
以下本発明による方法及びクロツク回路の実施
例を添付図面について詳細に説明する。
本発明によるクロツク回路１０は第１図に例示
してある。回路１０に対する入力信号は第２図に
例示してある。第１図及び第２図で入力信号
PPCφは接続点１２に送る。予備給電信号PCφR
は接続点１４に送る。出力信号PCφは出力接続
点１６に生ずる。
接続点１２はトランジスタ１８のゲート端子に
接続してある。トランジスタ１８はそのドレイン
端子を電源端子VCCに接続し、ソース端子を接続
点２０に接続してある。接続点１４は各トランジ
スタ２２，２４のゲート端子に接続してある。ト
ランジスタ２２のドレイン端子は接続点２０に接
続され、そしてソース端子は接地してある。トラ
ンジスタ２４のドレイン端子は電源端子VCCに接
続され、そしてトランジスタ２４のソース端子は
接続点２６に接続してある。接続点２０はトラン
ジスタ２８のゲート端子に接続してある。トラン
ジスタ２８はドレイン端子を接続点２６に接続し
ソース端子を接地してある。各トランジスタ１
８，２２，２４，２８の組合わせは、入力信号
PPCφを接続点１２に送るのに次で接続点２６に
遅延出力信号を生ずる遅延回路を構成する。
トランジスタ３４はそのドレイン端子を接続点
３６に接続しソース端子を接地してある。トラン
ジスタ３８はそのゲート端子を接続点３６に接続
し、そのドレイン端子及びソース端子を両接続点
１２，４０間に接続してある。予備給電信号
PCφRはトランジスタ４２のゲート端子に送る。
トランジスタ４２は、そのドレイン端子を電源端
子VCCに接続しそのソース端子を接続点３６に接
続してある。トランジスタ４２は接続点６に予備
給電する作用をする。トランジスタ４４は、その
ドレイン端子を電力端子VCCに接続しそのゲート
端子及びソース端子を接続点３６に接続してあ
る。トランジスタ４４は接続点３６の最高電圧移
行を制限する作用をする。
トランジスタ４６は、そのドレイン端子を電力
端子VCCに接続し、そのソース端子を接続点４８
に接続してある。コンデンサ５０は、接続点４８
に接続したソース端子及びドレイン端子と接続点
４０に接続したゲート端子とを持つトランジスタ
を備えている。
トランジスタ５６は、そのゲート端子を接続点
２６に接続し、そのドレイン端子を接続点４８に
接続し、ソース端子を接地してある。
トランジスタ５８は、そのゲート端子を接続点
２６に接続し、そのドレイン端子及びソース端子
を両接続点４８，６０間に接続してある。トラン
ジスタ４６のゲート端子は接続点６０に接続して
ある。
デイプレツシヨントランジスタ６２は、そのソ
ース端子及びドレイン端子を両接続点４０，６０
間に接続すると共にそのゲート端子は又接続点６
０に接続してある。トランジスタ６２は実質的に
抵抗器として機能する。
トランジスタ６４は、そのゲート端子を接続点
４０に接続し、そのドレイン端子を電力端子VCC
に接続し、そしてそのソース端子を接続点６６に
接続してある。
コンデンサ６８は、接続点６６に接続したドレ
イン端子及びソース端子と、接続点７０に接続し
たゲート端子とを持つトランジスタから成つてい
る。
さらに予備給電信号PCφRはトランジスタ７６
のゲート端子に送る。トランジスタ７６は、その
ドレイン端子を接続点６６に接続しソース端子を
接地してある。
トランジスタ７８は、そのゲート端子及びドレ
イン端子を電力端子VCCに接続しそのソース端子
を接続点７０に接続してある。
さらに接続点６０はトランジスタ８０のゲート
端子に接続してある。トランジスタ８０はそのド
レイン端子及びソース端子を両接続点７０，８２
間に接続してある。トランジスタ８０は接続点７
０を接続点８２に結合する作用をする。
トランジスタ８４は、そのドレイン端子を電源
端子VCCに接続しそのソース端子を接続点６０に
接続してある。トランジスタ８４のゲート端子は
接続点８２に接続してある。
トランジスタ８６は、そのドレイン端子を接続
点８２に接続し、そのソース端子を接地し、その
ゲート端子を接続点１４に接続し予備給電信号
PCφRを受けるようにする。プルアツプ出力トラ
ンジスタ８８は、そのゲート端子を接続点８２に
接続し、そのドレイン端子を電源端子VCCに接続
し、そのソース端子を出力接続点１６に接続して
ある。
プルダウントランジスタ９０は、予備給電信号
PCφRを受けるようにそのゲート端子を接続点１
４に接続してある。トランジスタ９０のドレイン
端子は出力接続点１６に接続してある。又トラン
ジスタ９０のソース端子は接地してある。
第１図に例示した本発明の実施例に対しては各
トランジスタはＮチヤネル形である。しかし回路
１０はＰチヤネル形トランジスタを使つても同様
に実施できる。
本発明によるクロツク回路の動作を第１図及び
第２図について述べる。第２図の波形は回路の動
作の１サイクルを示す。
初期条件では予備給電信号PCφRは高電圧状態
にあるが、入力信号PPCφ及び出力信号PCφは低
電圧状態にある。これ等の信号条件のもとでは回
路１０は初期状態又はリセツト状態にセツトされ
る。リセツト状態は次のようである。PCφR信号
によりトランジスタ２２を導通させる。トランジ
スタ２２は接続点２０を低電圧状態に引くことに
よりトランジスタ２８を非導通にする。PCφR信
号によりトランジスタ２４を導通させることによ
つて接続点２６を高電圧状態に引く。接続点２６
における高電圧によりトランジスタ５６を導通さ
せ接続点４８を低電圧状態に引く。接続点４８に
おける低い状態と接続点２６における高い状態と
の組合わせによりトランジスタ５８を導通させ接
続点６０を低電圧状態に引く。接続点４８の低電
圧状態はさらにトランジスタ３４を非導通にしト
ランジスタ４２により接続点３６を高電圧状態に
引くように作用する。この場合トランジスタ３８
が導通状態になり接続点４０を低電圧状態に駆動
する。これは信号PPCφの初期状態に対応する。
信号PCφRはトランジスタ７６のゲート端子に
送り接続点６６を低い状態に引く。さらに予備給
電信号PCφRを送りトランジスタ８６を導通させ
接続点８２を低電圧状態に引く。トランジスタ９
０は導通状態になり出力接続点１６を低電圧状態
に引く。トランジスタ８８のゲート端子は低電圧
を受けトランジスタ８８を非導通にし各電源端子
間に出力トランジスタ８８，９０を通る導通径路
がなくなる。
トランジスタ７８は、接続点７０の電圧をVCC
よりほぼ１しきい値電圧だけ低い電圧まで引下げ
るように接続してある。接続点４０における低電
圧状態はトランジスタ６４を非導通にする作用を
して接続点６６を接地電位にする。このようにし
てコンデンサ６８に第１の電圧状態を生ずる。こ
の電圧状態はVCC−VTにほぼ等しい。この場合VT
は１しきい値電圧を表わす。
前記したリセツト状態は、信号PPCφに対し各
トリガパルスを受ける前に生ずる。前記した各接
続点における電圧状態は、予備給電信号PCφRが
低電圧レベルにもどつた後にも保たれる。各接続
点はその予備給電電圧レベルで浮動することがで
きる。
回路１０は第２図に示すように入力信号PPCφ
及び出力信号PCφの各正遷移間に所定の時間遅
れを生ずる。この時間遅延は遅延回路トランジス
タ１８，２２，２４，２８の作用により生ずる。
各トランジスタ１８，２８の寸法は第２図に示す
ように時間遅延Δtの持続時間を生ずる作用をす
る。
入力信号PPCφがその正遷移をするときは、ト
ランジスタ１８は、接続点２０を一層高い電圧レ
ベルに引上げる一層高い導通状態に向い駆動す
る。接続点２０における電圧が増すに伴い、トラ
ンジスタ２８は導通状態が一層高くなり接続点２
６が放電し始める。トランジスタ１８，２８が最
終状態に達するのに時間を必要とするため、接続
点２６に遅延信号を生ずる。この時間は回路１０
に対する入力信号及び出力信号間の時間遅延Δt
にほぼ等しい。このように接続点２６の電圧は、
入力信号が加えられてから時間遅延Δtだけ経過
した後に低電圧状態になる。
入力信号PPCφがその正遷移をすると、接続点
３６における電圧はトランジスタ３８を経てVCC
より高い電圧にブートストラツプされる。しかし
トランジスタ４４は、接続点３６のVCC＋VTへの
最大移行を制限するダイオードとして機能するよ
うに接続してある。トランジスタ３８のゲート端
子における最高電圧を制限することにより、接続
点４０に生ずるブートストラツプ電圧は接続点１
２には消散しない。
入力信号PPCφが高く接続点２６における電圧
が高いままになつている時限中に、接続点１２，
４０は高い電圧状態に駆動されコンデンサ５０を
接続点４０，４８間のVCCの電圧に充電する。な
おこのときに、接続点６０の電圧は低い。その理
由は、接続点６０は、トランジスタ５６，５８を
経て接地電位に接続されているからである。さら
にトランジスタ４６は非導通のままである。その
理由は、トランジスタ４６のゲート端子の電圧
は、接続点６０に接続されて低電圧状態にあるか
らである。
接続点２６の電圧が低電圧状態になると、トラ
ンジスタ５６，５８は非導通となり、接続点６０
は接地電位から隔離される。デプレツシヨントラ
ンジスタ６２は、VCCの電圧状態の接続点４０に
接続されているから、電流は、デプレツシヨント
ランジスタ６２を通つて流れ、接続点６０と、ト
ランジスタ４６のゲート端子との電圧を上げる。
それゆえ、トランジスタ５６が非導通とされると
き、トランジスタ４６を導通する。
トランジスタ４６がひとたび導通すると、接続
点４８の電圧は、VCCに上げられ、接続点４０の
電圧は、VCCにコンデンサ５０の両端間にすでに
充電されていた電圧VCCを加えた2VCCに上げられ
る。接続点４８における高い電圧状態はトランジ
スタ３４を導通させ、トランジスタ３８のゲート
端子を低いレベルにしてトランジスタ３８を非導
通にする。トランジスタ３８が非導通になると、
接続点４０が隔離され接続点４０が昇圧電圧状態
に保つことができる。
接続点４０がVCC以上に昇圧すると、トランジ
スタ６４は接続点６６をほぼVCCに引上げる。こ
の場合、接続点６６の電圧上昇は接続点７０の電
圧をVCC−VTの充電状態にあつたコンデンサ６８
の結合を介して2VCC−VTの最高値に昇圧する作
用をする。
接続点４０の電圧は、デプレツシヨントランジ
スタ６２を経て接続点６０に伝達される。それゆ
え、接続点６０の電圧はほぼ2VCCまで引き上げ
られ、したがつてトランジスタ８０のゲート端子
の電圧もほぼ2VCCに上げられる。
一方、接続点７０の電圧は、ほぼ2VCC−VTで
あるから、したがつてトランジスタ８０のゲート
端子の電圧がほぼ2VCCに上げられるときだけ、
トランジスタ８０は導通し、接続点８２の電圧が
引上げられる。ところで接続点８２は、トランジ
スタ８４のゲート端子に接続されているから、接
続点８２の電圧がVCC＋VTに達する。トランジス
タ８４は導通する。この結果、接続点６０をVCC
電源に接続し、接続点６０の電圧はVCCにプル・
ダウンされ、トランジスタ８０は非導通となり、
接続点８２を接続点７０から隔離する。すなわち
接続点８２はVCC＋VTより高い電圧には駆動する
ことができない。回路１０はトランジスタ８４を
設けることによりサイクルのリセツト部分中に生
ずる電流スパイクが減る。しかしトランジスタ８
４は回路１０の機能的動作には必要がない。
接続点８２は、信号PCφRによりトランジスタ
８６，９０を非導通にした後に高い電圧状態に駆
動される。すなわち接続点８２が高い電圧を受け
ると、トランジスタ８８が導通しそして出力クロ
ツク信号PCφは単一のステツプでほぼ地電位か
らVCCに駆動される。信号PCφは、予備給電信号
PCφRが低い状態から高い状態に移るまで高い状
態のままになる。
信号PPCφは低い電圧状態にもどるが、出力信
号PCφは回路１０内の各接続点の帯電条件に基
づいて高い電圧状態に保たれる。回路１０は、予
備給電信号PCφRが低い電圧状態から高い電圧状
態に移るとリセツトする。信号PCφRの高い電圧
状態によりトランジスタ８６，９０が導通する。
トランジスタ８６の導通により接続点８２を低電
圧状態にして出力トランジスタ８８を非導通にす
る。トランジスタ９０の導通により出力接続点１
６を低電圧状態にする作用をする。予備給電信号
が高い電圧状態にあると、回路１０は前記したリ
セツト状態にふたたびなる。
各トランジスタ８８，９０は実質的に対応する
出力トランジスタが同時に導通状態になりクロツ
ク回路を経て実質的な電流スパイクを生ずること
は、従来若干のクロツク回路で問題になつてい
る。本発明による回路１０では各出力トランジス
タ８８，９０は決して同時には導通状態にはなら
ないでこのような電流スパイクの発生を防ぐ。
従来のクロツク回路による別の問題は、出力ク
ロツクレベルが低い状態から高い状態になめらか
には遷移しないことである。このような回路で
は、トランジスタ９０に対応する出力プルダウン
トランジスタはトランジスタ８８に対応する出力
プルアツプトランジスタより３倍ないし４倍大き
い寸法を持つ。両出力トランジスタが共に瞬間的
に導通すると、クロツク出力はこれ等の出力トラ
ンジスタの寸法比により地電位状態から地電位よ
りわずかに高いレベルに駆動される。プルダウン
トランジスタが非導通になると、出力は容量性昇
圧作用により地電位よりわずかに高い状態から全
電圧VCCに駆動される。しかしこのステツプ形動
作により、クロツク信号を受ける回路装置の性能
を低下させる不規則なクロツク遷移を生ずる。回
路１０では出力トランジスタ８８のゲート端子
は、実質的に接地電位に保持され、トランジスタ
８０の導通によりすぐに高い電圧状態VCC＋VTに
駆動される。この作用により出力トランジスタ８
８が導通し、中間の遷移ステツプを伴わないで接
続点１６はすぐに低電圧状態から全電圧VCCに駆
動される。このようにしてはるかに鮮明なかつ早
いクロツク信号が生ずる。
回路１０のトランジスタはすべてＮチヤネルデ
バイスである。しかし回路１０に等価の回路をＰ
チヤネルデバイスで作ることもできる。
要するに本発明は、入力信号を受け遅延した出
力クロツク信号を生ずるクロツク信号発生回路に
ある。出力駆動トランジスタに対する制御電圧
は、低い電圧状態に保持され、単一のステツプで
高い電圧に駆動され出力クロツク信号は低電圧状
態から高電圧状態に単一の早い遷移をさせる。さ
らに、各出力トランジスタは、これ等が決して同
時には導通状態にならないでクロツク回路を経て
重電流スパイクを生ずるおそれをなくすように動
作する。
以上本発明をその実施例について詳細に説明し
たが本発明はなおその精神を逸脱しないで種種の
変化変型を行うことができるのはもちろんであ
る。
【図面の簡単な説明】
第１図は本発明クロツク回路の１実施例の電気
配線図、第２図は第１図の回路に対し生ずる信号
波形の線図である。 １０……クロツク回路、１８……トランジス
タ、２６……接続点、２８……トランジスタ、６
８……コンデンサ、８０……トランジスタ、８
８，９０……出力トランジスタ。

Claims (1)

  1. 【特許請求の範囲】 １ (イ)入力信号を受け取る入力接続点１２と、(ロ)
    この入力接続点１２に接続され、前記入力信号か
    ら誘導されこの入力信号から時間遅延した時間遅
    延信号を生ずるトランジスタ回路１８，２２，２
    ４，２８と、(ハ)前記入力接続点１２と、第１の接
    続点４０との間に、ソース端子及びドレイン端子
    を接続した第１のトランジスタ３８と、(ニ)この第
    １のトランジスタのゲート端子と第１の電源端子
    との間に、ソース端子及びドレイン端子を接続さ
    れ、ゲート端子を第２の接続点４８に接続した第
    ２のトランジスタ３４と、(ホ)前記第１のトランジ
    スタ３８のゲート端子と、第２の電源端子との間
    に、ドレイン端子及びソース端子を接続され、ゲ
    ート端子を予備給電信号を受け取るように接続し
    た第３のトランジスタ４２と、(ヘ)前記第１のトラ
    ンジスタ３８のゲート端子と前記第２の電源端子
    との間に、ドレイン端子及びソース端子を接続さ
    れ、ゲート端子を前記第１のトランジスタ３８の
    ゲート端子に接続した第４のトランジスタ４４
    と、(ト)第１の端子を前記第１の接続点４０に接続
    し、第２の端子を前記第２の接続点４８に接続し
    た第１のコンデンサ５０と、(チ)前記第２の電源端
    子と前記第２の接続点４８との間に、ドレイン端
    子及びソース端子を接続され、ゲート端子を第３
    の接続点６０に接続した第５のトランジスタ４６
    と、(リ)ゲート端子を、前記トランジスタ回路１
    ８，２２，２４，２８の出力２６に接続され、前
    記第２の接続点４８と前記第１の電源端子との間
    にソース端子及びドレイン端子を接続した第６の
    トランジスタ５６と、(ヌ)ゲート端子を前記トラン
    ジスタ回路１８，２２，２４，２８の出力２６に
    接続され、前記第２の接続点４８と前記第３の接
    続点６０との間に、ドレイン端子及びソース端子
    を接続した第７のトランジスタ５８と、（ル）前
    記第１の接続点４０と前記第３の接続点６０との
    間に、ドレイン端子及びソース端子を接続され、
    ゲート端子を前記第３の接続点６０に接続した第
    ８のトランジスタ６２と、(オ)第１の端子を第４の
    接続点６６に接続し、第２の端子を第５の接続点
    ７０に接続した第２のコンデンサ６８と、（ワ）
    ゲート端子を前記第１の接続点４０に接続され、
    前記第２の電源端子と前記第４の接続点６６との
    間に、ドレイン端子及びソース端子を接続した第
    ９のトランジスタ６４と、(カ)ゲート端子を前記予
    備給電信号を受け取るように接続され、前記第４
    の接続点６６と、前記第１の電源端子との間に、
    ドレイン端子及びソース端子を接続した第10のト
    ランジスタ７６と、（ヨ）ゲート端子を前記第２
    の電源端子に接続され、前記第２の電源端子と前
    記第５の接続点７０との間に、ソース端子及びド
    レイン端子を接続した第11のトランジスタ７８
    と、（タ）ゲート端子を前記第３の接続点６０に
    接続され、前記第５の接続点７０と第６の接続点
    ８２との間に、ドレイン端子及びソース端子を接
    続した第12のトランジスタ８０と、（レ）ゲート
    端子を前記予備給電信号を受け取るように接続さ
    れ、前記第６の接続点８２と前記第１の電源端子
    との間に、ソース端子及びドレイン端子を接続し
    た第13のトランジスタ８６と、（ソ）ゲート端子
    を前記第６の接続点８２に接続され、前記第２の
    電源端子と出力接続点１６との間に、ドレイン端
    子及びソース端子を接続した第14のトランジスタ
    ８８と、（ツ）ゲート端子を前記予備給電信号を
    受け取るように接続され、前記出力接続点１６と
    前記第１の電源端子との間に、ソース端子及びド
    レイン端子を接続され、前記出力接続点１６に出
    力信号を生ずるようにした第15のトランジスタ９
    ０とを包含するクロツク回路。 ２ ゲート端子を前記第６の接続点８２に接続さ
    れ、前記第２の電源端子と前記第３の接続点６０
    との間に、ドレイン端子及びソース端子を接続し
    た第16のトランジスタ８４を備えた特許請求の範
    囲第１項記載のクロツク回路。
JP57215667A 1981-12-10 1982-12-10 クロツク信号発生法及びクロツク回路 Granted JPS58145224A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/329,586 US4472644A (en) 1981-12-10 1981-12-10 Bootstrapped clock driver including delay means
US329586 1981-12-10

Publications (2)

Publication Number Publication Date
JPS58145224A JPS58145224A (ja) 1983-08-30
JPH0440891B2 true JPH0440891B2 (ja) 1992-07-06

Family

ID=23286097

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57215667A Granted JPS58145224A (ja) 1981-12-10 1982-12-10 クロツク信号発生法及びクロツク回路

Country Status (6)

Country Link
US (1) US4472644A (ja)
EP (1) EP0081800B1 (ja)
JP (1) JPS58145224A (ja)
AT (1) ATE34054T1 (ja)
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